6_1pro.ptf

以LVDS设计为例学习ISE中的时序分析以及低层布局器的使用方法 在底层布局器中对LVDS管脚进行约束的方法

[tx2bit]
Design Entry Utilities=false
Place & Route=true
Generate Post-Place & Route Static Timing=true
User Constraints=false
Synthesize=false
Implement Design=true
Map=false
Generate Post-Map Static Timing=false
Translate=false