dct_ts.v

2维DCt源码

`timescale 1 ns / 1 ns


module dct_ts();

reg rst;
reg clk;
reg [15:0] di_1,di_2,di_3,di_4,di_5,di_6,di_7,di_8;
wire [15:0] do_1,do_2,do_3,do_4,do_5,do_6,do_7,do_8;
wire out_ena;
reg dct_start;
wire dct_busy;
wire qnr_start;
reg qnr_busy;

dct2d		u1(
			.clk(clk),
			.rst(rst),
			
			.in_data_1(di_1),
			.in_data_2(di_2),
			.in_data_3(di_3),
			.in_data_4(di_4),
			.in_data_5(di_5),
			.in_data_6(di_6),
			.in_data_7(di_7),
			.in_data_8(di_8),
			
			.out_data_1(do_1),
			.out_data_2(do_2),
			.out_data_3(do_3),
			.out_data_4(do_4),
			.out_data_5(do_5),
			.out_data_6(do_6),
			.out_data_7(do_7),
			.out_data_8(do_8),
			
			.out_ena(out_ena),
			
			.dct_start(dct_start),
			.dct_busy(dct_busy),
			
			.qnr_start(qnr_start),
			.qnr_busy(qnr_busy)
			);

always
begin
	clk=1;
	#5;
	clk=0;
	#5;
end

initial 
begin
	rst=0;
	#500;
	rst=1;
end

initial 
begin
	#900 $stop;
end

initial
begin
	dct_start=0;
	qnr_busy=0;
	di_1=0;
	di_2=0;
	di_3=0;
	di_4=0;
	di_5=0;
	di_6=0;
	di_7=0;
	di_8=0;
	#511;
	dct_start=1;
	#10;
	dct_start=0;
	#10;
	di_1=16'd0;
	di_2=16'd0;
	di_3=16'd0;
	di_4=16'd0;
	di_5=16'd0;
	di_6=16'd0;
	di_7=16'd0;
	di_8=16'd0;
	#10;
	di_1=32;
	di_2=12;
	di_3=12;
	di_4=12;
	di_5=65;
	di_6=12;
	di_7=-12;
	di_8=-52;
	#10;
	di_1=36;
	di_2=36;
	di_3=15;
	di_4=36;
	di_5=36;
	di_6=12;
	di_7=-36;
	di_8=-36;
	#10;
	di_1=38;
	di_2=98;
	di_3=56;
	di_4=98;
	di_5=35;
	di_6=25;
	di_7=-12;
	di_8=-98;
	#10;
	di_1=69;
	di_2=125;
	di_3=126;
	di_4=125;
	di_5=56;
	di_6=25;
	di_7=0;
	di_8=-125;
	#10;
	di_1=95;
	di_2=136;
	di_3=136;
	di_4=136;
	di_5=98;
	di_6=18;
	di_7=-8;
	di_8=-136;
	#10;
	di_1=126;
	di_2=145;
	di_3=145;
	di_4=145;
	di_5=126;
	di_6=16;
	di_7=-25;
	di_8=-145;
	#10;
	di_1=65;
	di_2=198;
	di_3=156;
	di_4=198;
	di_5=255;
	di_6=8;
	di_7=-36;
	di_8=-198;
	#10;
	di_1=16'd0;
	di_2=16'd0;
	di_3=16'd0;
	di_4=16'd0;
	di_5=16'd0;
	di_6=16'd0;
	di_7=16'd0;
	di_8=16'd0;
	#170;
	qnr_busy=1;
	#40;
	qnr_busy=0;

end

endmodule