dds.fit.rpt

采用DDS技术的波形发生器

; Use smart compilation                              ; Off                            ; Off                            ;
; Router Timing Optimization Level                   ; Normal                         ; Normal                         ;
; Placement Effort Multiplier                        ; 1.0                            ; 1.0                            ;
; Router Effort Multiplier                           ; 1.0                            ; 1.0                            ;
; Optimize Hold Timing                               ; IO Paths and Minimum TPD Paths ; IO Paths and Minimum TPD Paths ;
; Optimize Fast-Corner Timing                        ; Off                            ; Off                            ;
; Optimize Timing                                    ; Normal compilation             ; Normal compilation             ;
; Optimize IOC Register Placement for Timing         ; On                             ; On                             ;
; Limit to One Fitting Attempt                       ; Off                            ; Off                            ;
; Final Placement Optimizations                      ; Automatically                  ; Automatically                  ;
; Fitter Aggressive Routability Optimizations        ; Automatically                  ; Automatically                  ;
; Fitter Initial Placement Seed                      ; 1                              ; 1                              ;
; Slow Slew Rate                                     ; Off                            ; Off                            ;
; PCI I/O                                            ; Off                            ; Off                            ;
; Weak Pull-Up Resistor                              ; Off                            ; Off                            ;
; Enable Bus-Hold Circuitry                          ; Off                            ; Off                            ;
; Auto Global Memory Control Signals                 ; Off                            ; Off                            ;
; Auto Packed Registers -- Cyclone                   ; Auto                           ; Auto                           ;
; Auto Delay Chains                                  ; On                             ; On                             ;
; Auto Merge PLLs                                    ; On                             ; On                             ;
; Perform Physical Synthesis for Combinational Logic ; Off                            ; Off                            ;
; Perform Register Duplication                       ; Off                            ; Off                            ;
; Perform Register Retiming                          ; Off                            ; Off                            ;
; Perform Asynchronous Signal Pipelining             ; Off                            ; Off                            ;
; Fitter Effort                                      ; Auto Fit                       ; Auto Fit                       ;
; Physical Synthesis Effort Level                    ; Normal                         ; Normal                         ;
; Logic Cell Insertion - Logic Duplication           ; Auto                           ; Auto                           ;
; Auto Register Duplication                          ; Auto                           ; Auto                           ;
; Auto Global Clock                                  ; On                             ; On                             ;
; Auto Global Register Control Signals               ; On                             ; On                             ;
+----------------------------------------------------+--------------------------------+--------------------------------+


+--------------+
; Pin-Out File ;
+--------------+
The pin-out file can be found in E:/block/block/dds_good/dds.pin.


+----------------------------------------------------------------------------------------------------------------------------+
; Fitter Resource Usage Summary                                                                                              ;
+---------------------------------------------+------------------------------------------------------------------------------+
; Resource                                    ; Usage                                                                        ;
+---------------------------------------------+------------------------------------------------------------------------------+
; Total logic elements                        ; 670 / 2,910 ( 23 % )                                                         ;
;     -- Combinational with no register       ; 95                                                                           ;
;     -- Register only                        ; 215                                                                          ;
;     -- Combinational with a register        ; 360                                                                          ;
;                                             ;                                                                              ;
; Logic element usage by number of LUT inputs ;                                                                              ;
;     -- 4 input functions                    ; 254                                                                          ;
;     -- 3 input functions                    ; 69                                                                           ;
;     -- 2 input functions                    ; 119                                                                          ;
;     -- 1 input functions                    ; 101                                                                          ;
;     -- 0 input functions                    ; 127                                                                          ;
;                                             ;                                                                              ;
; Logic elements by mode                      ;                                                                              ;
;     -- normal mode                          ; 584                                                                          ;
;     -- arithmetic mode                      ; 86                                                                           ;
;     -- qfbk mode                            ; 55                                                                           ;
;     -- register cascade mode                ; 0                                                                            ;
;     -- synchronous clear/load mode          ; 228                                                                          ;
;     -- asynchronous clear/load mode         ; 338                                                                          ;
;                                             ;                                                                              ;
; Total LABs                                  ; 98 / 291 ( 34 % )                                                            ;
; Logic elements in carry chains              ; 97                                                                           ;
; User inserted logic elements                ; 0                                                                            ;
; Virtual pins                                ; 0                                                                            ;
; I/O pins                                    ; 19 / 104 ( 18 % )                                                            ;
;     -- Clock pins                           ; 1 / 2 ( 50 % )                                                               ;
; Global signals                              ; 8                                                                            ;
; M4Ks                                        ; 12 / 13 ( 92 % )                                                             ;
; Total memory bits                           ; 47,104 / 59,904 ( 79 % )                                                     ;
; Total RAM block bits                        ; 55,296 / 59,904 ( 92 % )                                                     ;
; PLLs                                        ; 0 / 1 ( 0 % )                                                                ;
; Global clocks                               ; 8 / 8 ( 100 % )                                                              ;
; Maximum fan-out node                        ; altera_internal_jtag~TDO                                                     ;
; Maximum fan-out                             ; 313                                                                          ;
; Highest non-global fan-out signal           ; sld_signaltap:auto_signaltap_0|sld_ela_control:ela_control|trigger_setup_ena ;
; Highest non-global fan-out                  ; 139                                                                          ;
; Total fan-out                               ; 3171                                                                         ;
; Average fan-out                             ; 4.50                                                                         ;
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