用整数形式实现四位加法计数器.txt

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library      ieee ;
use     ieee.std_logic_1164.all ;
entity     cnt4     is     port 
           ( data  :   in    integer     range    0   to    15 ;
              clk , rst , en , load :  in    bit ;
              Q :   out    integer     range    0   to    15 ) ;
 end     cnt4 ;
architecture      archcnt4       of      cnt4      is 
 begin
         process ( clk ,rst )
                 variable   cnt : integer  range  0 to 15; 
         begin
                  if      rst  = ‘1’    then
                          cnt := 0 ;
                  elsif    ( clk’event    AND    clk = ‘1’ )     then
                       if       load = ‘1’     then
                                cnt :=  data ;
elsif      en = ‘1’   then
                                       cnt := cnt + 1 ;
                              end   if ;
                     end   if ;
                                 Q<=  cnt ;
             end   process ;
End      archcnt4 ;