clock.hier_info

一个用vhdl写的时钟代码

|reg
lock => DataOut0[2]~reg0.CLK
lock => DataOut0[1]~reg0.CLK
lock => DataOut0[0]~reg0.CLK
lock => DataOut1[3]~reg0.CLK
lock => DataOut1[2]~reg0.CLK
lock => DataOut1[1]~reg0.CLK
lock => DataOut1[0]~reg0.CLK
lock => DataOut2[3]~reg0.CLK
lock => DataOut2[2]~reg0.CLK
lock => DataOut2[1]~reg0.CLK
lock => DataOut2[0]~reg0.CLK
lock => DataOut3[3]~reg0.CLK
lock => DataOut3[2]~reg0.CLK
lock => DataOut3[1]~reg0.CLK
lock => DataOut3[0]~reg0.CLK
lock => DataOut0[3]~reg0.CLK
DataIn0[0] => DataOut0[0]~reg0.DATAIN
DataIn0[1] => DataOut0[1]~reg0.DATAIN
DataIn0[2] => DataOut0[2]~reg0.DATAIN
DataIn0[3] => DataOut0[3]~reg0.DATAIN
DataIn1[0] => DataOut1[0]~reg0.DATAIN
DataIn1[1] => DataOut1[1]~reg0.DATAIN
DataIn1[2] => DataOut1[2]~reg0.DATAIN
DataIn1[3] => DataOut1[3]~reg0.DATAIN
DataIn2[0] => DataOut2[0]~reg0.DATAIN
DataIn2[1] => DataOut2[1]~reg0.DATAIN
DataIn2[2] => DataOut2[2]~reg0.DATAIN
DataIn2[3] => DataOut2[3]~reg0.DATAIN
DataIn3[0] => DataOut3[0]~reg0.DATAIN
DataIn3[1] => DataOut3[1]~reg0.DATAIN
DataIn3[2] => DataOut3[2]~reg0.DATAIN
DataIn3[3] => DataOut3[3]~reg0.DATAIN
DataOut0[0] <= DataOut0[0]~reg0.DB_MAX_OUTPUT_PORT_TYPE
DataOut0[1] <= DataOut0[1]~reg0.DB_MAX_OUTPUT_PORT_TYPE
DataOut0[2] <= DataOut0[2]~reg0.DB_MAX_OUTPUT_PORT_TYPE
DataOut0[3] <= DataOut0[3]~reg0.DB_MAX_OUTPUT_PORT_TYPE
DataOut1[0] <= DataOut1[0]~reg0.DB_MAX_OUTPUT_PORT_TYPE
DataOut1[1] <= DataOut1[1]~reg0.DB_MAX_OUTPUT_PORT_TYPE
DataOut1[2] <= DataOut1[2]~reg0.DB_MAX_OUTPUT_PORT_TYPE
DataOut1[3] <= DataOut1[3]~reg0.DB_MAX_OUTPUT_PORT_TYPE
DataOut2[0] <= DataOut2[0]~reg0.DB_MAX_OUTPUT_PORT_TYPE
DataOut2[1] <= DataOut2[1]~reg0.DB_MAX_OUTPUT_PORT_TYPE
DataOut2[2] <= DataOut2[2]~reg0.DB_MAX_OUTPUT_PORT_TYPE
DataOut2[3] <= DataOut2[3]~reg0.DB_MAX_OUTPUT_PORT_TYPE
DataOut3[0] <= DataOut3[0]~reg0.DB_MAX_OUTPUT_PORT_TYPE
DataOut3[1] <= DataOut3[1]~reg0.DB_MAX_OUTPUT_PORT_TYPE
DataOut3[2] <= DataOut3[2]~reg0.DB_MAX_OUTPUT_PORT_TYPE
DataOut3[3] <= DataOut3[3]~reg0.DB_MAX_OUTPUT_PORT_TYPE