cmdctrl.v

来自「在采用 320x240 屏的设计实验箱上运行」· Verilog 代码 · 共 40 行

module CmdCtrl( DC,PCS,Mh,Mdata,Mout,Cmdout,Div);
  	input 		Mh,DC,PCS;
	input[7:0] 	Mdata;
	output[10:0]	Mout;
	output[1:0]	Cmdout;
	output[4:0]	Div;



	reg[10:0]	M;
	reg[1:0]	Cmdout;
	reg[4:0]	Div;


	always @(negedge PCS)
 		 begin
			if(DC==1)
			begin
				if(Mh==0)
					begin
						M[7:0]=Mdata;
					end
				else
					begin
						Div[4:0]=Mdata[7:3];
						M[10:8]=Mdata[2:0];
					end
			end
			else
			begin
				Cmdout=Mdata[1:0];
			end
   		 end


assign Mout=M;

endmodule