a1.spl

来自「Verilog编程」· SPL 代码 · 共 12 行

SPL
12 行
字号 
[Inputs]
clk
Aclr
rst
=accum[27:0]=
[Outputs]
=Q[27:0]=
[BiDir]
[ATTRIBUTES]
VeriModel a1

a1.spl - 源码说明

本页面展示了「Verilog编程」中的 a1.spl 源码文件，采用 SPL 编程语言编写，共 12 行代码。您可以在线阅读完整代码内容，也可以返回资源详情页下载完整源码包进行本地学习和开发。

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