bianma.v

数字钟的verilog代码

module bianma(D,out);
input[3:0]D;
output[7:0]out;
reg[7:0]out;

always@(D)
  begin
   case(D)
 4'b0000:out<=8'b0000_0011;
 4'b0001:out<=8'b1001_1111; 
 4'b0010:out<=8'b0010_0101;
 4'b0011:out<=8'b0000_1101;
 4'b0100:out<=8'b1001_1001;
 4'b0101:out<=8'b0100_1001;
 4'b0110:out<=8'b0100_0001;
 4'b0111:out<=8'b0001_1111;
 4'b1000:out<=8'b0000_0001;
 4'b1001:out<=8'b0000_1001;
  default:out<=8'b0000_0011;
  endcase
 end
endmodule