main.hier_info

VHDL实现的交通灯程序

|Main
clk => statusselect:u6.clk
clk => frequency1:u1.clk
key => debounce:u3.key
r1 <= controla:u4.r
g1 <= controla:u4.g
y1 <= controla:u4.y
r2 <= controlb:u5.r
g2 <= controlb:u5.g
y2 <= controlb:u5.y
t1 <= controla:u4.t
t2 <= controlb:u5.t
voice <= statusselect:u6.voice
num[0] <= display:u8.num_out[0]
num[1] <= display:u8.num_out[1]
num[2] <= display:u8.num_out[2]
num[3] <= display:u8.num_out[3]
num[4] <= display:u8.num_out[4]
num[5] <= display:u8.num_out[5]
num[6] <= display:u8.num_out[6]
catn[0] <= timeselect:u7.catn[0]
catn[1] <= timeselect:u7.catn[1]
catn[2] <= timeselect:u7.catn[2]
catn[3] <= timeselect:u7.catn[3]
catn[4] <= timeselect:u7.catn[4]
catn[5] <= timeselect:u7.catn[5]


|Main|Frequency1:u1
clk => temp[18].CLK
clk => temp[17].CLK
clk => temp[16].CLK
clk => temp[15].CLK
clk => temp[14].CLK
clk => temp[13].CLK
clk => temp[12].CLK
clk => temp[11].CLK
clk => temp[10].CLK
clk => temp[9].CLK
clk => temp[8].CLK
clk => temp[7].CLK
clk => temp[6].CLK
clk => temp[5].CLK
clk => temp[4].CLK
clk => temp[3].CLK
clk => temp[2].CLK
clk => temp[1].CLK
clk => temp[0].CLK
clk => clk_out~reg0.CLK
clk => temp[19].CLK
clk_out <= clk_out~reg0.DB_MAX_OUTPUT_PORT_TYPE


|Main|Emergency:u2
BTN_in => temp.CLK
BTN_out <= temp.DB_MAX_OUTPUT_PORT_TYPE


|Main|Debounce:u3
key => temp1.DATAIN
clk => process0~0.IN0
clk => key_out~2.IN0
key_out <= key_out~2.DB_MAX_OUTPUT_PORT_TYPE


|Main|ControlA:u4
clk => tempg.CLK
clk => tempy.CLK
clk => tempt.CLK
clk => temp_h[3].CLK
clk => temp_h[2].CLK
clk => temp_h[1].CLK
clk => temp_h[0].CLK
clk => temp_l[3].CLK
clk => temp_l[2].CLK
clk => temp_l[1].CLK
clk => temp_l[0].CLK
clk => reset.CLK
clk => tempr.CLK
clk => temp_color~9.IN1
show => process0~1.IN0
timeh[0] <= temp_h[0].DB_MAX_OUTPUT_PORT_TYPE
timeh[1] <= temp_h[1].DB_MAX_OUTPUT_PORT_TYPE
timeh[2] <= temp_h[2].DB_MAX_OUTPUT_PORT_TYPE
timeh[3] <= temp_h[3].DB_MAX_OUTPUT_PORT_TYPE
timel[0] <= temp_l[0].DB_MAX_OUTPUT_PORT_TYPE
timel[1] <= temp_l[1].DB_MAX_OUTPUT_PORT_TYPE
timel[2] <= temp_l[2].DB_MAX_OUTPUT_PORT_TYPE
timel[3] <= temp_l[3].DB_MAX_OUTPUT_PORT_TYPE
r <= tempr.DB_MAX_OUTPUT_PORT_TYPE
g <= tempg.DB_MAX_OUTPUT_PORT_TYPE
y <= tempy.DB_MAX_OUTPUT_PORT_TYPE
t <= tempt.DB_MAX_OUTPUT_PORT_TYPE


|Main|ControlB:u5
clk => tempg.CLK
clk => tempy.CLK
clk => tempt.CLK
clk => temp_h[3].CLK
clk => temp_h[2].CLK
clk => temp_h[1].CLK
clk => temp_h[0].CLK
clk => temp_l[3].CLK
clk => temp_l[2].CLK
clk => temp_l[1].CLK
clk => temp_l[0].CLK
clk => reset.CLK
clk => tempr.CLK
clk => temp_color~9.IN1
show => process0~1.IN0
timeh[0] <= temp_h[0].DB_MAX_OUTPUT_PORT_TYPE
timeh[1] <= temp_h[1].DB_MAX_OUTPUT_PORT_TYPE
timeh[2] <= temp_h[2].DB_MAX_OUTPUT_PORT_TYPE
timeh[3] <= temp_h[3].DB_MAX_OUTPUT_PORT_TYPE
timel[0] <= temp_l[0].DB_MAX_OUTPUT_PORT_TYPE
timel[1] <= temp_l[1].DB_MAX_OUTPUT_PORT_TYPE
timel[2] <= temp_l[2].DB_MAX_OUTPUT_PORT_TYPE
timel[3] <= temp_l[3].DB_MAX_OUTPUT_PORT_TYPE
r <= tempr.DB_MAX_OUTPUT_PORT_TYPE
g <= tempg.DB_MAX_OUTPUT_PORT_TYPE
y <= tempy.DB_MAX_OUTPUT_PORT_TYPE
t <= tempt.DB_MAX_OUTPUT_PORT_TYPE


|Main|StatusSelect:u6
clk => temp[2].CLK
clk => temp[1].CLK
clk => temp[0].CLK
clk => t[18].CLK
clk => t[17].CLK
clk => t[16].CLK
clk => t[15].CLK
clk => t[14].CLK
clk => t[13].CLK
clk => t[12].CLK
clk => t[11].CLK
clk => t[10].CLK
clk => t[9].CLK
clk => t[8].CLK
clk => t[7].CLK
clk => t[6].CLK
clk => t[5].CLK
clk => t[4].CLK
clk => t[3].CLK
clk => t[2].CLK
clk => t[1].CLK
clk => t[0].CLK
clk => a.CLK
clk => voice~reg0.CLK
show => process0~11.IN0
sel[0] <= temp[0].DB_MAX_OUTPUT_PORT_TYPE
sel[1] <= temp[1].DB_MAX_OUTPUT_PORT_TYPE
sel[2] <= temp[2].DB_MAX_OUTPUT_PORT_TYPE
voice <= voice~reg0.DB_MAX_OUTPUT_PORT_TYPE


|Main|TimeSelect:u7
sel[0] => Mux~0.IN6
sel[0] => Mux~1.IN6
sel[0] => Mux~2.IN6
sel[0] => Mux~3.IN6
sel[0] => Mux~4.IN10
sel[0] => Mux~5.IN10
sel[0] => Mux~6.IN10
sel[0] => Mux~7.IN10
sel[1] => Mux~0.IN5
sel[1] => Mux~1.IN5
sel[1] => Mux~2.IN5
sel[1] => Mux~3.IN5
sel[1] => Mux~4.IN9
sel[1] => Mux~5.IN9
sel[1] => Mux~6.IN9
sel[1] => Mux~7.IN9
sel[2] => Mux~0.IN4
sel[2] => Mux~1.IN4
sel[2] => Mux~2.IN4
sel[2] => Mux~3.IN4
sel[2] => Mux~4.IN8
sel[2] => Mux~5.IN8
sel[2] => Mux~6.IN8
sel[2] => Mux~7.IN8
timeh1[0] => Mux~3.IN7
timeh1[1] => Mux~2.IN7
timeh1[2] => Mux~1.IN7
timeh1[3] => Mux~0.IN7
timeh2[0] => Mux~3.IN8
timeh2[1] => Mux~2.IN8
timeh2[2] => Mux~1.IN8
timeh2[3] => Mux~0.IN8
timel1[0] => Mux~3.IN9
timel1[1] => Mux~2.IN9
timel1[2] => Mux~1.IN9
timel1[3] => Mux~0.IN9
timel2[0] => Mux~3.IN10
timel2[1] => Mux~2.IN10
timel2[2] => Mux~1.IN10
timel2[3] => Mux~0.IN10
catn[0] <= Mux~7.DB_MAX_OUTPUT_PORT_TYPE
catn[1] <= Mux~6.DB_MAX_OUTPUT_PORT_TYPE
catn[2] <= <VCC>
catn[3] <= <VCC>
catn[4] <= Mux~5.DB_MAX_OUTPUT_PORT_TYPE
catn[5] <= Mux~4.DB_MAX_OUTPUT_PORT_TYPE
time_out[0] <= Mux~3.DB_MAX_OUTPUT_PORT_TYPE
time_out[1] <= Mux~2.DB_MAX_OUTPUT_PORT_TYPE
time_out[2] <= Mux~1.DB_MAX_OUTPUT_PORT_TYPE
time_out[3] <= Mux~0.DB_MAX_OUTPUT_PORT_TYPE


|Main|Display:u8
num_in[0] => Mux~0.IN19
num_in[0] => Mux~1.IN19
num_in[0] => Mux~2.IN19
num_in[0] => Mux~3.IN19
num_in[0] => Mux~4.IN19
num_in[0] => Mux~5.IN19
num_in[0] => Mux~6.IN19
num_in[1] => Mux~0.IN18
num_in[1] => Mux~1.IN18
num_in[1] => Mux~2.IN18
num_in[1] => Mux~3.IN18
num_in[1] => Mux~4.IN18
num_in[1] => Mux~5.IN18
num_in[1] => Mux~6.IN18
num_in[2] => Mux~0.IN17
num_in[2] => Mux~1.IN17
num_in[2] => Mux~2.IN17
num_in[2] => Mux~3.IN17
num_in[2] => Mux~4.IN17
num_in[2] => Mux~5.IN17
num_in[2] => Mux~6.IN17
num_in[3] => Mux~0.IN16
num_in[3] => Mux~1.IN16
num_in[3] => Mux~2.IN16
num_in[3] => Mux~3.IN16
num_in[3] => Mux~4.IN16
num_in[3] => Mux~5.IN16
num_in[3] => Mux~6.IN16
num_out[0] <= Mux~6.DB_MAX_OUTPUT_PORT_TYPE
num_out[1] <= Mux~5.DB_MAX_OUTPUT_PORT_TYPE
num_out[2] <= Mux~4.DB_MAX_OUTPUT_PORT_TYPE
num_out[3] <= Mux~3.DB_MAX_OUTPUT_PORT_TYPE
num_out[4] <= Mux~2.DB_MAX_OUTPUT_PORT_TYPE
num_out[5] <= Mux~1.DB_MAX_OUTPUT_PORT_TYPE
num_out[6] <= Mux~0.DB_MAX_OUTPUT_PORT_TYPE