fourbitadder.vhd

用VHDL写的一个小游戏

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--实验题号   : Ex2-3
--项目名称   : 4bit加法器
--文件名     : FourBitAdder.vhd
--作者       : 田甲
--班号.      : 计45 
--创建日期   : 2006-03-23
--目标芯片   : EP1C6Q240C8
--电路模式   : 模式1
--功能描述   : 本文件给出了4bit加法器的结构描述，调用了一位全加器，涉及port map等语法现象。
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library ieee;
use ieee.std_logic_1164.all;

entity FourBitAdder is
port(a, b: in std_logic_vector(3 downto 0);
    s: out std_logic_vector(3 downto 0);
    carry: out std_logic );
end entity;

architecture Impl of FourBitAdder is
  component F_Adder
	port(ain, bin, cin: in std_logic;
      cout, sum: out std_logic );
  end component;

signal zero,tmp1, tmp2, tmp3: std_logic; 
begin
  u1: F_Adder port map
    (ain=>a(0), bin=>b(0), cin=>zero, cout=>tmp1, sum=>s(0));    
  u2: F_Adder port map
    (ain=>a(1), bin=>b(1), cin=>tmp1, cout=>tmp2, sum=>s(1)); 
  u3: F_Adder port map
    (ain=>a(2), bin=>b(2), cin=>tmp2, cout=>tmp3, sum=>s(2)); 
  u4: F_Adder port map
    (ain=>a(3), bin=>b(3), cin=>tmp3, cout=>carry, sum=>s(3)); 
  zero<=zero xor zero;
end architecture Impl;