bcd4adder.vhd

用VHDL写的一个小游戏

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--实验题号   : Ex2-3
--项目名称   : 一位十进制BCD码加法器
--文件名     : BCD4Adder.vhd
--作者       : 田甲
--班号.      : 计45 
--创建日期   : 2006-03-23
--目标芯片   : EP1C6Q240C8
--电路模式   : 模式1
--功能描述   : 本文件给出了一位十进制BCD码加法器的结构描述，调用了4bit加法器，涉及port map等语法现象。
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library ieee;
use ieee.std_logic_1164.all;

entity BCD4Adder is
port(BCDa, BCDb: in std_logic_vector(3 downto 0);
    BCDs: out std_logic_vector(3 downto 0);
    BCDcarry: out std_logic );
end entity;

architecture Impl of BCD4Adder is
  component FourBitAdder
	port(a, b: in std_logic_vector(3 downto 0);
    	s: out std_logic_vector(3 downto 0);
   		carry: out std_logic );
  end component;

signal zero:std_logic:='0';
signal tmpc1, tmpc2: std_logic; 
signal tmp:std_logic_vector(3 downto 0); 
signal six:std_logic_vector(3 downto 0); 

begin
  u1: FourBitAdder port map
    (a=>BCDa, b=>BCDb, s=>tmp, carry=>tmpc1);  --TODO!!!!!
	tmpc2<=tmpc1 or ((tmp(3) and tmp(1))or(tmp(3) and tmp(2)));
	zero<='0';
	six(0)<=zero;
	six(3)<=zero;
	six(1)<=tmpc2;
	six(2)<=tmpc2;
	BCDcarry<=tmpc2;
  u2: FourBitAdder port map
    (a=>six, b=>tmp, s=>BCDs); 
end architecture Impl;