mux21a.vhd

用VHDL写的一个小游戏

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--实验题号   : Ex1-4
--项目名称   : MUX21A
--文件名     : MUX21A.vhd
--作者       : 田甲
--班号.      : 计45 
--创建日期   : 2006-03-16
--目标芯片   : EP1C6Q240C8
--电路模式   : 模式5
--时钟选择   : 
--功能描述   : 本文件给出了2路选择器的结构描述
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library ieee;
use ieee.std_logic_1164.all;

entity MUX21A is
port(a, b, s: in std_logic;
    y: out std_logic );
end entity;

architecture Impl of MUX21A is
begin
	y <= (a and (not s)) or (b and s);
end architecture Impl;