h_adder.vhd

来自「用VHDL写的一个小游戏」· VHDL 代码 · 共 26 行

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--实验题号   : Ex2-3
--项目名称   : h_Adder
--文件名     : h_Adder.vhd
--作者       : 田甲
--班号.      : 计45 
--创建日期   : 2006-03-23
--目标芯片   : EP1C6Q240C8
--电路模式   : 模式1
--时钟选择   : 
--功能描述   : 本文件给出了半加器的结构描述
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library ieee;
use ieee.std_logic_1164.all;

entity h_adder is
port (a, b: in std_logic;
    co, so: out std_logic );
end entity;

architecture beh of h_adder is
begin
	so <= not (a xor (not b));
	co <= a and b;
end architecture beh;