ram64_2.vhd

来自「这是一些经典的vhdl example」· VHDL 代码 · 共 32 行

LIBRARY IEEE; 
USE IEEE.STD_LOGIC_1164.ALL; 
USE IEEE.STD_LOGIC_UNSIGNED.ALL;
ENTITY ram64_2 IS 
	PORT(
		ad   	: IN STD_LOGIC_VECTOR (5 DOWNTO 0);  --地址信号
	      	clk 	: IN STD_LOGIC;                         --时钟
	      	dio 	: INOUT STD_LOGIC_VECTOR(1 DOWNTO 0);   --读写数据总线
		wr_en	: IN STD_LOGIC  := '0';                 --读使能信号
		rd_en	: IN STD_LOGIC  := '0'                  --写使能信号
      	); 
END ram64_2; 
ARCHITECTURE rtl OF ram64_2 IS 
	SUBTYPE ram_word IS STD_LOGIC_VECTOR (1 DOWNTO 0);   --定义一个存储单元的内容
	TYPE ram_table IS ARRAY (0 TO 63) OF ram_word;      --定义存储器有63个存储单元
	SIGNAL ram: ram_table; 
BEGIN 
 	PROCESS(clk) 
 	BEGIN 
		IF clk'EVENT AND clk = '1' THEN
			IF rd_en='1' THEN
				 --数据读操作
			 	dio <= ram(CONV_INTEGER(ad)); 
			ELSIF wr_en='1' THEN
				 --数据写操作
				ram(CONV_INTEGER(ad)) <= dio;	
			END IF;
		END IF; 
	END PROCESS; 
END rtl;