counter10.vhd

这是一些经典的vhdl example

Library IEEE ;
USE IEEE.STD_LOGIC_1164.all;
ENTITY counter10 IS
	PORT(clr,ena,clk          	 : IN STD_LOGIC;   --clr计数器清零，en计数使能，clk时钟
		 q      				 : BUFFER INTEGER RANGE 0 TO 9;--计数器输出
		 cout					 : OUT STD_LOGIC); --计数器进位
END counter10;
ARCHITECTURE rtl OF counter10 IS
BEGIN
	PROCESS(clk,clr)
	BEGIN
		IF clr='1' THEN						  --异步清零
			q<=0;
		ELSE
			IF clk='1' and clk'event THEN     --时钟上升沿
				IF ena='1' THEN				  
					IF q=9 THEN		  --计数使能时，且计数值为9时，计数器值变为0
						q<=0;
					ELSE					  --计数器值加一
						q<=q+1;
					END IF;
				END IF;
			END IF;							 
		END IF;
		
		IF q<=9 THEN					  --计数器进位信号
			cout<='1';
		ELSE
			cout<='0';
		END IF;
	END PROCESS;
END rtl;