jkff.vhd

来自「这是一些经典的vhdl example」· VHDL 代码 · 共 18 行

Library IEEE ;
USE IEEE.STD_LOGIC_1164.all ;
ENTITY jkff IS
	PORT(J,K,clk          : IN STD_LOGIC;      --j,k信号输入,clk时钟
		 q      		 :  BUFFER STD_LOGIC);  --q:触发器输出
END jkff;
ARCHITECTURE rtl OF jkff IS
SIGNAL temp   :STD_LOGIC;					   --保存上个时钟周期时q的值
BEGIN
	PROCESS(clk)
	BEGIN
		temp<=q;
		IF clk='1' and clk'event THEN          --时钟上升沿时，输出变化
			q<=(J and(not temp))or((not K) and temp);
		END IF;							       
	END PROCESS;
END rtl;