subber.vhd

来自「这是一些经典的vhdl example」· VHDL 代码 · 共 17 行

LIBRARY IEEE;
USE IEEE.std_logic_1164.ALL;
ENTITY subber IS
PORT(
		a,b,cin		: IN	STD_LOGIC;     --a,b减法器数据输入，cin进位输入信号
		s,cout	: OUT	STD_LOGIC);        --s和输出，cout进位输出
END subber;
ARCHITECTURE rtl OF subber IS
	SIGNAL p,g : STD_LOGIC;
BEGIN
	
    p<=A xor (not (B));						   --用逻辑表达式来描述全减器
    g<=A and (not B);
    s<=p xor cin;
    cout<=g or (p and cin);
END rtl;