a_task.v

来自「实现乒乓缓存」· Verilog 代码 · 共 48 行

`timescale 1ns / 1ps
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// Company: 
// Engineer:
//
// Create Date:    20:27:43 12/26/07
// Design Name:    
// Module Name:    a_task
// Project Name:   
// Target Device:  
// Tool versions:  
// Description:
//
// Dependencies:
// 
// Revision:
// Revision 0.01 - File Created
// Additional Comments:
// 
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module a_task(clk_2_5m,rst, nd_a, indata_a, out_a, rdy_a);
    input clk_2_5m;
	 input rst;
    input nd_a;
    input [15:0] indata_a;
    output [15:0] out_a;
    output rdy_a;

    reg [15:0] out_a;
	 reg rdy_a;

	 always @(posedge rst or posedge clk_2_5m)
	 begin
	  if(rst)
	     begin
		  rdy_a<=0;
		  end
	  else if(nd_a)
	     begin
		  out_a<=~indata_a;
		  rdy_a<=1;
		  end
	  else
	     if(rdy_a==1)rdy_a<=0;
	 end

endmodule