📄 dump.vcd
字号:
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Mon Jul 24 20:52:49 2006
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Icarus Verilog
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10ps
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$scope module testbench $end
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$var reg 4 " ins_len[3:0] $end
$var reg 8 # ip_next[7:0] $end
$var reg 32 $ opcode[31:0] $end
$var reg 32 % opcode2[31:0] $end
$var reg 1 & rst $end
$upscope $end
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