geweidcfq.vhd

来自「自己用VHDL写的键盘程序」· VHDL 代码 · 共 21 行

library ieee;
use ieee.std_logic_1164.all;
entity geweidcfq is
      port(clk:in std_logic;
           clr:in std_logic;
             d:in std_logic;
             q:out std_logic);
end geweidcfq;
architecture one of geweidcfq is
      signal q1:std_logic;
begin
      process(clk,clr)
      begin
           if clr='0' then 
                q1<='0';
           elsif clk'event and clk='1' then
                q1<=d;
           end if;
      end process;
      q<=q1; 
end one;