📄 f5mhz.v
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module f5mhz(clk50m,clk5m);
input clk50m;
output clk5m;
reg clk5m;
reg[2:0]count;
always@(posedge clk50m)
begin
if(count==3'd4)
begin
clk5m=!clk5m;
count=3'd0;
end
else
count=count+1'b1;
end
endmodule
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