📄 test.pin
字号:
-- Copyright (C) 1991-2005 Altera Corporation
-- Your use of Altera Corporation's design tools, logic functions
-- and other software and tools, and its AMPP partner logic
-- functions, and any output files any of the foregoing
-- (including device programming or simulation files), and any
-- associated documentation or information are expressly subject
-- to the terms and conditions of the Altera Program License
-- Subscription Agreement, Altera MegaCore Function License
-- Agreement, or other applicable license agreement, including,
-- without limitation, that your use is for the sole purpose of
-- programming logic devices manufactured by Altera and sold by
-- Altera or its authorized distributors. Please refer to the
-- applicable agreement for further details.
--
-- This is a Quartus II output file. It is for reporting purposes only, and is
-- not intended for use as a Quartus II input file. This file cannot be used
-- to make Quartus II pin assignments - for instructions on how to make pin
-- assignments, please see Quartus II help.
---------------------------------------------------------------------------------
---------------------------------------------------------------------------------
-- NC : No Connect. This pin has no internal connection to the device.
-- VCCINT : Dedicated power pin, which MUST be connected to VCC (1.2V).
-- VCCIO : Dedicated power pin, which MUST be connected to VCC
-- of its bank.
-- Bank 1: 3.3V
-- Bank 2: 3.3V
-- Bank 3: 3.3V
-- Bank 4: 3.3V
-- Bank 5: 3.3V
-- Bank 6: 3.3V
-- Bank 7: 3.3V
-- Bank 8: 3.3V
-- GND : Dedicated ground pin. Dedicated GND pins MUST be connected to GND.
-- It can also be used to report unused dedicated pins. The connection
-- on the board for unused dedicated pins depends on whether this will
-- be used in a future design. One example is device migration. When
-- using device migration, refer to the device pin-tables. If it is a
-- GND pin in the pin table or if it will not be used in a future design
-- for another purpose the it MUST be connected to GND. If it is an unused
-- dedicated pin, then it can be connected to a valid signal on the board
-- (low, high, or toggling) if that signal is required for a different
-- revision of the design.
-- GND+ : Unused input pin. It can also be used to report unused dual-purpose pins.
-- This pin should be connected to GND. It may also be connected to a
-- valid signal on the board (low, high, or toggling) if that signal
-- is required for a different revision of the design.
-- GND* : Unused I/O pin. This pin can either be left unconnected or
-- connected to GND. Connecting this pin to GND will improve the
-- device's immunity to noise.
-- RESERVED : Unused I/O pin, which MUST be left unconnected.
-- RESERVED_INPUT : Pin is tri-stated and should be connected to the board.
---------------------------------------------------------------------------------
Quartus II Version 5.0 Build 148 04/26/2005 SJ Full Version
CHIP "test" ASSIGNED TO AN: EP2C35F484C8
Pin Name/Usage : Location : Dir. : I/O Standard : Voltage : I/O Bank : User Assignment
-------------------------------------------------------------------------------------------------------------
GND : A1 : gnd : : : :
VCCIO3 : A2 : power : : 3.3V : 3 :
sd1_dat[1] : A3 : input : LVTTL : : 3 : Y
fifo1_d[0] : A4 : output : LVTTL : : 3 : Y
fifo1_d[2] : A5 : output : LVTTL : : 3 : Y
fifo1_d[4] : A6 : output : LVTTL : : 3 : Y
fifo1_d[6] : A7 : output : LVTTL : : 3 : Y
fifo1_d[9] : A8 : output : LVTTL : : 3 : Y
fifo1_d[12] : A9 : output : LVTTL : : 3 : Y
fifo1_d[16] : A10 : output : LVTTL : : 3 : Y
fifo1_d[19] : A11 : output : LVTTL : : 3 : Y
sd_clk_in : A12 : input : LVTTL : : 4 : Y
fifo1_d[22] : A13 : output : LVTTL : : 4 : Y
fifo1_d[25] : A14 : output : LVTTL : : 4 : Y
fifo1_d[29] : A15 : output : LVTTL : : 4 : Y
fifo12_ren : A16 : output : LVTTL : : 4 : Y
fifo12_fwft : A17 : output : LVTTL : : 4 : Y
fifo1_wclk : A18 : output : LVTTL : : 4 : Y
fifo2_d[0] : A19 : output : LVTTL : : 4 : Y
fifo2_d[4] : A20 : output : LVTTL : : 4 : Y
VCCIO4 : A21 : power : : 3.3V : 4 :
GND : A22 : gnd : : : :
VCCIO1 : AA1 : power : : 3.3V : 1 :
GND : AA2 : gnd : : : :
GND* : AA3 : : : : 8 :
GND* : AA4 : : : : 8 :
fifo4_d[30] : AA5 : output : LVTTL : : 8 : Y
fifo4_d[27] : AA6 : output : LVTTL : : 8 : Y
fifo4_d[24] : AA7 : output : LVTTL : : 8 : Y
fifo4_d[22] : AA8 : output : LVTTL : : 8 : Y
fifo4_d[20] : AA9 : output : LVTTL : : 8 : Y
fifo4_d[18] : AA10 : output : LVTTL : : 8 : Y
fifo4_d[16] : AA11 : output : LVTTL : : 8 : Y
fifo4_d[14] : AA12 : output : LVTTL : : 7 : Y
fifo4_d[12] : AA13 : output : LVTTL : : 7 : Y
fifo4_d[8] : AA14 : output : LVTTL : : 7 : Y
fifo4_d[5] : AA15 : output : LVTTL : : 7 : Y
fifo4_d[3] : AA16 : output : LVTTL : : 7 : Y
fifo4_d[0] : AA17 : output : LVTTL : : 7 : Y
fifo4_ef : AA18 : input : LVTTL : : 7 : Y
fifo3_d[30] : AA19 : output : LVTTL : : 7 : Y
fifo3_d[28] : AA20 : output : LVTTL : : 7 : Y
GND : AA21 : gnd : : : :
VCCIO6 : AA22 : power : : 3.3V : 6 :
GND : AB1 : gnd : : : :
VCCIO8 : AB2 : power : : 3.3V : 8 :
GND* : AB3 : : : : 8 :
GND* : AB4 : : : : 8 :
fifo4_d[31] : AB5 : output : LVTTL : : 8 : Y
fifo4_d[28] : AB6 : output : LVTTL : : 8 : Y
fifo4_d[25] : AB7 : output : LVTTL : : 8 : Y
fifo4_d[23] : AB8 : output : LVTTL : : 8 : Y
fifo4_d[21] : AB9 : output : LVTTL : : 8 : Y
fifo4_d[19] : AB10 : output : LVTTL : : 8 : Y
fifo4_d[17] : AB11 : output : LVTTL : : 8 : Y
fifo4_d[15] : AB12 : output : LVTTL : : 7 : Y
fifo4_d[13] : AB13 : output : LVTTL : : 7 : Y
fifo4_d[9] : AB14 : output : LVTTL : : 7 : Y
fifo4_d[6] : AB15 : output : LVTTL : : 7 : Y
fifo4_d[4] : AB16 : output : LVTTL : : 7 : Y
fifo4_d[1] : AB17 : output : LVTTL : : 7 : Y
fifo4_wclk : AB18 : output : LVTTL : : 7 : Y
fifo3_d[31] : AB19 : output : LVTTL : : 7 : Y
fifo3_d[29] : AB20 : output : LVTTL : : 7 : Y
VCCIO7 : AB21 : power : : 3.3V : 7 :
GND : AB22 : gnd : : : :
VCCIO2 : B1 : power : : 3.3V : 2 :
GND : B2 : gnd : : : :
sd1_dat[0] : B3 : input : LVTTL : : 3 : Y
fifo1_d[1] : B4 : output : LVTTL : : 3 : Y
fifo1_d[3] : B5 : output : LVTTL : : 3 : Y
fifo1_d[5] : B6 : output : LVTTL : : 3 : Y
fifo1_d[7] : B7 : output : LVTTL : : 3 : Y
fifo1_d[10] : B8 : output : LVTTL : : 3 : Y
fifo1_d[13] : B9 : output : LVTTL : : 3 : Y
fifo1_d[17] : B10 : output : LVTTL : : 3 : Y
⌨️ 快捷键说明
复制代码
Ctrl + C
搜索代码
Ctrl + F
全屏模式
F11
切换主题
Ctrl + Shift + D
显示快捷键
?
增大字号
Ctrl + =
减小字号
Ctrl + -