📄 okclk.fit.rpt
字号:
; Physical Synthesis Effort Level ; Normal ; Normal ;
; Logic Cell Insertion - Logic Duplication ; Auto ; Auto ;
; Auto Register Duplication ; Off ; Off ;
; Auto Global Clock ; On ; On ;
; Auto Global Register Control Signals ; On ; On ;
+------------------------------------------------------+--------------------------------+--------------------------------+
+-------------------------------------------------------------------------+
; Fitter Device Options ;
+----------------------------------------------+--------------------------+
; Option ; Setting ;
+----------------------------------------------+--------------------------+
; Enable user-supplied start-up clock (CLKUSR) ; Off ;
; Enable device-wide reset (DEV_CLRn) ; Off ;
; Enable device-wide output enable (DEV_OE) ; Off ;
; Enable INIT_DONE output ; Off ;
; Configuration scheme ; Active Serial ;
; Error detection CRC ; Off ;
; Reserve all unused pins ; As output driving ground ;
; Base pin-out file on sameframe device ; Off ;
+----------------------------------------------+--------------------------+
+------------------+
; Fitter Equations ;
+------------------+
The equations can be found in G:/fpga/wogoproject/Backup/OkClk/OkClk.fit.eqn.
+--------------+
; Pin-Out File ;
+--------------+
The pin-out file can be found in G:/fpga/wogoproject/Backup/OkClk/OkClk.pin.
+------------------------------------------------------------------+
; Fitter Resource Usage Summary ;
+---------------------------------------------+--------------------+
; Resource ; Usage ;
+---------------------------------------------+--------------------+
; Total logic elements ; 81 / 2,910 ( 3 % ) ;
; -- Combinational with no register ; 31 ;
; -- Register only ; 10 ;
; -- Combinational with a register ; 40 ;
; ; ;
; Logic element usage by number of LUT inputs ; ;
; -- 4 input functions ; 20 ;
; -- 3 input functions ; 10 ;
; -- 2 input functions ; 35 ;
; -- 1 input functions ; 11 ;
; -- 0 input functions ; 5 ;
; ; ;
; Logic elements by mode ; ;
; -- normal mode ; 57 ;
; -- arithmetic mode ; 24 ;
; -- qfbk mode ; 14 ;
; -- register cascade mode ; 0 ;
; -- synchronous clear/load mode ; 12 ;
; -- asynchronous clear/load mode ; 24 ;
; ; ;
; Total LABs ; 18 / 291 ( 6 % ) ;
; Logic elements in carry chains ; 25 ;
; User inserted logic elements ; 0 ;
; Virtual pins ; 0 ;
; I/O pins ; 42 / 104 ( 40 % ) ;
; -- Clock pins ; 1 / 2 ( 50 % ) ;
; Global signals ; 7 ;
; M4Ks ; 0 / 13 ( 0 % ) ;
; Total memory bits ; 0 / 59,904 ( 0 % ) ;
; Total RAM block bits ; 0 / 59,904 ( 0 % ) ;
; PLLs ; 0 / 1 ( 0 % ) ;
; Global clocks ; 7 / 8 ( 88 % ) ;
; Maximum fan-out node ; clk ;
; Maximum fan-out ; 26 ;
; Highest non-global fan-out signal ; rtl~6 ;
; Highest non-global fan-out ; 9 ;
; Total fan-out ; 321 ;
; Average fan-out ; 2.57 ;
+---------------------------------------------+--------------------+
+----------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+
; Input Pins ;
+----------+-------+----------+--------------+--------------+-------------+-----------------------+--------------------+--------+----------------+---------------+-----------------+----------+--------------+--------------+-------------+----------------------+
; Name ; Pin # ; I/O Bank ; X coordinate ; Y coordinate ; Cell number ; Combinational Fan-Out ; Registered Fan-Out ; Global ; Input Register ; Power Up High ; PCI I/O Enabled ; Bus Hold ; Weak Pull Up ; I/O Standard ; Termination ; Location assigned by ;
+----------+-------+----------+--------------+--------------+-------------+-----------------------+--------------------+--------+----------------+---------------+-----------------+----------+--------------+--------------+-------------+----------------------+
; H24In[0] ; 59 ; 4 ; 18 ; 0 ; 0 ; 1 ; 0 ; no ; no ; no ; no ; no ; Off ; LVTTL ; Off ; User ;
; H24In[1] ; 60 ; 4 ; 20 ; 0 ; 2 ; 1 ; 0 ; no ; no ; no ; no ; no ; Off ; LVTTL ; Off ; User ;
; H24In[2] ; 61 ; 4 ; 20 ; 0 ; 1 ; 1 ; 0 ; no ; no ; no ; no ; no ; Off ; LVTTL ; Off ; User ;
; H24In[3] ; 62 ; 4 ; 20 ; 0 ; 0 ; 1 ; 0 ; no ; no ; no ; no ; no ; Off ; LVTTL ; Off ; User ;
; H24In[4] ; 71 ; 4 ; 26 ; 0 ; 1 ; 1 ; 0 ; no ; no ; no ; no ; no ; Off ; LVTTL ; Off ; User ;
; H24In[5] ; 72 ; 4 ; 26 ; 0 ; 0 ; 1 ; 0 ; no ; no ; no ; no ; no ; Off ; LVTTL ; Off ; User ;
; M10IN[0] ; 38 ; 4 ; 2 ; 0 ; 0 ; 1 ; 0 ; no ; no ; no ; no ; no ; Off ; LVTTL ; Off ; User ;
; M10IN[1] ; 39 ; 4 ; 4 ; 0 ; 1 ; 1 ; 0 ; no ; no ; no ; no ; no ; Off ; LVTTL ; Off ; User ;
; M10IN[2] ; 40 ; 4 ; 4 ; 0 ; 0 ; 1 ; 0 ; no ; no ; no ; no ; no ; Off ; LVTTL ; Off ; User ;
; M10IN[3] ; 41 ; 4 ; 6 ; 0 ; 1 ; 1 ; 0 ; no ; no ; no ; no ; no ; Off ; LVTTL ; Off ; User ;
; M6IN[0] ; 73 ; 3 ; 27 ; 1 ; 1 ; 1 ; 0 ; no ; no ; no ; no ; no ; Off ; LVTTL ; Off ; User ;
; M6IN[1] ; 74 ; 3 ; 27 ; 1 ; 0 ; 1 ; 0 ; no ; no ; no ; no ; no ; Off ; LVTTL ; Off ; User ;
; M6IN[2] ; 37 ; 4 ; 2 ; 0 ; 1 ; 1 ; 0 ; no ; no ; no ; no ; no ; Off ; LVTTL ; Off ; User ;
; S10In[0] ; 83 ; 3 ; 27 ; 5 ; 1 ; 1 ; 0 ; no ; no ; no ; no ; no ; Off ; LVTTL ; Off ; Fitter ;
; S10In[1] ; 69 ; 4 ; 24 ; 0 ; 1 ; 1 ; 0 ; no ; no ; no ; no ; no ; Off ; LVTTL ; Off ; Fitter ;
; S10In[2] ; 70 ; 4 ; 24 ; 0 ; 0 ; 1 ; 0 ; no ; no ; no ; no ; no ; Off ; LVTTL ; Off ; Fitter ;
; S10In[3] ; 91 ; 3 ; 27 ; 7 ; 0 ; 1 ; 0 ; no ; no ; no ; no ; no ; Off ; LVTTL ; Off ; Fitter ;
; S6In[0] ; 108 ; 3 ; 27 ; 13 ; 0 ; 1 ; 0 ; no ; no ; no ; no ; no ; Off ; LVTTL ; Off ; Fitter ;
; S6In[1] ; 2 ; 1 ; 0 ; 13 ; 1 ; 1 ; 0 ; no ; no ; no ; no ; no ; Off ; LVTTL ; Off ; Fitter ;
; S6In[2] ; 124 ; 2 ; 16 ; 14 ; 0 ; 1 ; 0 ; no ; no ; no ; no ; no ; Off ; LVTTL ; Off ; Fitter ;
; clk ; 16 ; 1 ; 0 ; 8 ; 2 ; 26 ; 0 ; yes ; no ; no ; no ; no ; Off ; LVTTL ; Off ; User ;
; reset ; 36 ; 1 ; 0 ; 1 ; 1 ; 24 ; 0 ; yes ; no ; no ; no ; no ; Off ; LVTTL ; Off ; User ;
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