reset.v

来自「异步复位同步释放的复位信号处理逻辑代码.Verilog编写!很好用.在EP1C6」· Verilog 代码 · 共 33 行

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//模块名称：	reset
//模块功能：	复位信号处理模块;异步复位,同步释放
//版本记录：  
//V 1.0		2008-02-21	谢朝壮
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module reset(
		input	  wire		sclk,
		input	  wire 		rst_in,	//未处理的复位信号
		output	  reg       rst_n   //处理后的复位信号
				);
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//内部寄存器定义
reg           rst_Buffer;  //处理后的复位信号暂存寄存器
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//对复位信号的处理------异步复位,同步释放
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always@(posedge sclk or negedge rst_in)//接收数据
 if(!rst_in)
    begin
	    rst_Buffer <= 1'b0;
	    rst_n      <= 1'b0;
	  end	 
 else 
    begin
	    rst_Buffer <= 1'b1;
	    rst_n      <= rst_Buffer;
	  end	
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endmodule 
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