i2c.fit.rpt

I2C总线的逻辑代码.Verilog编写!很好用.调试成功.

; Optimize IOC Register Placement for Timing                         ; On                             ; On                             ;
; Limit to One Fitting Attempt                                       ; Off                            ; Off                            ;
; Final Placement Optimizations                                      ; Automatically                  ; Automatically                  ;
; Fitter Aggressive Routability Optimizations                        ; Automatically                  ; Automatically                  ;
; Fitter Initial Placement Seed                                      ; 1                              ; 1                              ;
; Slow Slew Rate                                                     ; Off                            ; Off                            ;
; PCI I/O                                                            ; Off                            ; Off                            ;
; Weak Pull-Up Resistor                                              ; Off                            ; Off                            ;
; Enable Bus-Hold Circuitry                                          ; Off                            ; Off                            ;
; Auto Global Memory Control Signals                                 ; Off                            ; Off                            ;
; Auto Packed Registers -- Cyclone                                   ; Auto                           ; Auto                           ;
; Auto Delay Chains                                                  ; On                             ; On                             ;
; Auto Merge PLLs                                                    ; On                             ; On                             ;
; Perform Physical Synthesis for Combinational Logic for Performance ; Off                            ; Off                            ;
; Perform Register Duplication for Performance                       ; Off                            ; Off                            ;
; Perform Register Retiming for Performance                          ; Off                            ; Off                            ;
; Perform Asynchronous Signal Pipelining                             ; Off                            ; Off                            ;
; Fitter Effort                                                      ; Auto Fit                       ; Auto Fit                       ;
; Physical Synthesis Effort Level                                    ; Normal                         ; Normal                         ;
; Logic Cell Insertion - Logic Duplication                           ; Auto                           ; Auto                           ;
; Auto Register Duplication                                          ; Auto                           ; Auto                           ;
; Auto Global Clock                                                  ; On                             ; On                             ;
; Auto Global Register Control Signals                               ; On                             ; On                             ;
; Stop After Congestion Map Generation                               ; Off                            ; Off                            ;
; Save Intermediate Fitting Results                                  ; Off                            ; Off                            ;
+--------------------------------------------------------------------+--------------------------------+--------------------------------+


+--------------+
; Pin-Out File ;
+--------------+
The pin-out file can be found in E:/Study FPGA/I2C/i2c.pin.


+---------------------------------------------------------------------+
; Fitter Resource Usage Summary                                       ;
+---------------------------------------------+-----------------------+
; Resource                                    ; Usage                 ;
+---------------------------------------------+-----------------------+
; Total logic elements                        ; 86 / 5,980 ( 1 % )    ;
;     -- Combinational with no register       ; 32                    ;
;     -- Register only                        ; 2                     ;
;     -- Combinational with a register        ; 52                    ;
;                                             ;                       ;
; Logic element usage by number of LUT inputs ;                       ;
;     -- 4 input functions                    ; 48                    ;
;     -- 3 input functions                    ; 16                    ;
;     -- 2 input functions                    ; 16                    ;
;     -- 1 input functions                    ; 5                     ;
;     -- 0 input functions                    ; 1                     ;
;                                             ;                       ;
; Logic elements by mode                      ;                       ;
;     -- normal mode                          ; 79                    ;
;     -- arithmetic mode                      ; 7                     ;
;     -- qfbk mode                            ; 10                    ;
;     -- register cascade mode                ; 0                     ;
;     -- synchronous clear/load mode          ; 21                    ;
;     -- asynchronous clear/load mode         ; 46                    ;
;                                             ;                       ;
; Total registers                             ; 54 / 6,523 ( < 1 % )  ;
; Total LABs                                  ; 12 / 598 ( 2 % )      ;
; Logic elements in carry chains              ; 8                     ;
; User inserted logic elements                ; 0                     ;
; Virtual pins                                ; 0                     ;
; I/O pins                                    ; 19 / 185 ( 10 % )     ;
;     -- Clock pins                           ; 2 / 2 ( 100 % )       ;
; Global signals                              ; 3                     ;
; M4Ks                                        ; 0 / 20 ( 0 % )        ;
; Total memory bits                           ; 0 / 92,160 ( 0 % )    ;
; Total RAM block bits                        ; 0 / 92,160 ( 0 % )    ;
; PLLs                                        ; 0 / 2 ( 0 % )         ;
; Global clocks                               ; 3 / 8 ( 38 % )        ;
; Average interconnect usage                  ; 0%                    ;
; Peak interconnect usage                     ; 2%                    ;
; Maximum fan-out node                        ; clock                 ;
; Maximum fan-out                             ; 46                    ;
; Highest non-global fan-out signal           ; i2c_st:U4|bit_cntr[1] ;
; Highest non-global fan-out                  ; 16                    ;
; Total fan-out                               ; 417                   ;
; Average fan-out                             ; 3.90                  ;
+---------------------------------------------+-----------------------+


+------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+
; Input Pins                                                                                                                                                                                                                                                       ;
+------------+-------+----------+--------------+--------------+-------------+-----------------------+--------------------+--------+----------------+---------------+-----------------+----------+--------------+--------------+-------------+----------------------+
; Name       ; Pin # ; I/O Bank ; X coordinate ; Y coordinate ; Cell number ; Combinational Fan-Out ; Registered Fan-Out ; Global ; Input Register ; Power Up High ; PCI I/O Enabled ; Bus Hold ; Weak Pull Up ; I/O Standard ; Termination ; Location assigned by ;
+------------+-------+----------+--------------+--------------+-------------+-----------------------+--------------------+--------+----------------+---------------+-----------------+----------+--------------+--------------+-------------+----------------------+
; addr[0]    ; 21    ; 1        ; 0            ; 14           ; 2           ; 9                     ; 0                  ; no     ; no             ; no            ; no              ; no       ; Off          ; 3.3-V LVTTL  ; Off         ; Fitter               ;
; addr[1]    ; 143   ; 3        ; 35           ; 9            ; 1           ; 9                     ; 0                  ; no     ; no             ; no            ; no              ; no       ; Off          ; 3.3-V LVTTL  ; Off         ; Fitter               ;
; clock      ; 29    ; 1        ; 0            ; 11           ; 0           ; 46                    ; 0                  ; yes    ; no             ; no            ; no              ; no       ; Off          ; 3.3-V LVTTL  ; Off         ; Fitter               ;
; cs_l       ; 144   ; 3        ; 35           ; 9            ; 0           ; 3                     ; 0                  ; no     ; no             ; no            ; no              ; no       ; Off          ; 3.3-V LVTTL  ; Off         ; Fitter               ;
; rd_wr_l    ; 196   ; 2        ; 28           ; 21           ; 2           ; 2                     ; 0                  ; no     ; no             ; no            ; no              ; no       ; Off          ; 3.3-V LVTTL  ; Off         ; Fitter               ;
; reg_clk_in ; 28    ; 1        ; 0            ; 12           ; 2           ; 8                     ; 0                  ; yes    ; no             ; no            ; no              ; no       ; Off          ; 3.3-V LVTTL  ; Off         ; Fitter               ;
; rst_l      ; 153   ; 3        ; 35           ; 12           ; 1           ; 46                    ; 0                  ; yes    ; no             ; no            ; no              ; no       ; Off          ; 3.3-V LVTTL  ; Off         ; Fitter               ;