vgacore.fit.rpt

一个VHDL产生的VGA彩条信号程序

+-------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+
; Fitter Resource Utilization by Entity                                                                                                                                                                       ;
+----------------------------+-------------+--------------+------------+------+--------------+--------------+-------------------+------------------+-----------------+------------+---------------------------+
; Compilation Hierarchy Node ; Logic Cells ; LC Registers ; UFM Blocks ; Pins ; Virtual Pins ; LUT-Only LCs ; Register-Only LCs ; LUT/Register LCs ; Carry Chain LCs ; Packed LCs ; Full Hierarchy Name       ;
+----------------------------+-------------+--------------+------------+------+--------------+--------------+-------------------+------------------+-----------------+------------+---------------------------+
; |vgacore                   ; 64 (20)     ; 24           ; 0          ; 14   ; 0            ; 40 (19)      ; 0 (0)             ; 24 (1)           ; 20 (0)          ; 0 (0)      ; |vgacore                  ;
;    |colormap:makergb|      ; 11 (11)     ; 0            ; 0          ; 0    ; 0            ; 11 (11)      ; 0 (0)             ; 0 (0)            ; 0 (0)           ; 0 (0)      ; |vgacore|colormap:makergb ;
;    |vgasig:makesig|        ; 33 (33)     ; 23           ; 0          ; 0    ; 0            ; 10 (10)      ; 0 (0)             ; 23 (23)          ; 20 (20)         ; 0 (0)      ; |vgacore|vgasig:makesig   ;
+----------------------------+-------------+--------------+------------+------+--------------+--------------+-------------------+------------------+-----------------+------------+---------------------------+
Note: For table entries with two numbers listed, the numbers in parentheses indicate the number of resources of the given type used by the specific entity alone. The numbers listed outside of parentheses indicate the total resources of the given type used by the specific entity and all of its sub-entities in the hierarchy.


+----------------------------------+
; Delay Chain Summary              ;
+-------+----------+---------------+
; Name  ; Pin Type ; Pad to Core 0 ;
+-------+----------+---------------+
; md[0] ; Input    ; 0             ;
; md[1] ; Input    ; 0             ;
; reset ; Input    ; 1             ;
; clk   ; Input    ; 0             ;
; hs    ; Output   ; --            ;
; vs    ; Output   ; --            ;
; r[0]  ; Output   ; --            ;
; r[1]  ; Output   ; --            ;
; g[0]  ; Output   ; --            ;
; g[1]  ; Output   ; --            ;
; g[2]  ; Output   ; --            ;
; b[0]  ; Output   ; --            ;
; b[1]  ; Output   ; --            ;
; b[2]  ; Output   ; --            ;
+-------+----------+---------------+


+------------------------------------------------------------------------------------------------------------------------+
; Control Signals                                                                                                        ;
+------------------------------+-------------+---------+--------------+--------+----------------------+------------------+
; Name                         ; Location    ; Fan-Out ; Usage        ; Global ; Global Resource Used ; Global Line Name ;
+------------------------------+-------------+---------+--------------+--------+----------------------+------------------+
; clk                          ; PIN_99      ; 1       ; Clock        ; no     ; --                   ; --               ;
; reset                        ; PIN_14      ; 23      ; Async. clear ; yes    ; Global clock         ; GCLK1            ;
; sysclk                       ; LC_X2_Y3_N2 ; 13      ; Clock        ; yes    ; Global clock         ; GCLK2            ;
; vgasig:makesig|LessThan0~95  ; LC_X3_Y3_N4 ; 10      ; Sync. clear  ; no     ; --                   ; --               ;
; vgasig:makesig|LessThan1~133 ; LC_X4_Y2_N8 ; 10      ; Sync. clear  ; no     ; --                   ; --               ;
; vgasig:makesig|hsyncb        ; LC_X3_Y3_N5 ; 12      ; Clock        ; yes    ; Global clock         ; GCLK3            ;
+------------------------------+-------------+---------+--------------+--------+----------------------+------------------+


+-----------------------------------------------------------------------------------------+
; Global & Other Fast Signals                                                             ;
+-----------------------+-------------+---------+----------------------+------------------+
; Name                  ; Location    ; Fan-Out ; Global Resource Used ; Global Line Name ;
+-----------------------+-------------+---------+----------------------+------------------+
; reset                 ; PIN_14      ; 23      ; Global clock         ; GCLK1            ;
; sysclk                ; LC_X2_Y3_N2 ; 13      ; Global clock         ; GCLK2            ;
; vgasig:makesig|hsyncb ; LC_X3_Y3_N5 ; 12      ; Global clock         ; GCLK3            ;
+-----------------------+-------------+---------+----------------------+------------------+


+-----------------------------------------------+
; Non-Global High Fan-Out Signals               ;
+-------------------------------------+---------+
; Name                                ; Fan-Out ;
+-------------------------------------+---------+
; vgasig:makesig|vcnt[5]              ; 12      ;
; vgasig:makesig|vcnt[7]              ; 11      ;
; vgasig:makesig|LessThan0~95         ; 10      ;
; vgasig:makesig|LessThan1~133        ; 10      ;
; vgasig:makesig|vcnt[6]              ; 10      ;
; rgb~2111                            ; 8       ;
; rgb~2109                            ; 8       ;
; rgb~2108                            ; 8       ;
; vgasig:makesig|hcnt[7]              ; 7       ;
; vgasig:makesig|hcnt[6]              ; 6       ;
; vgasig:makesig|hcnt[5]              ; 6       ;
; vgasig:makesig|vcnt[4]~229          ; 5       ;
; vgasig:makesig|hcnt[4]~189          ; 5       ;
; vgasig:makesig|vcnt[9]              ; 4       ;
; vgasig:makesig|hcnt[9]              ; 4       ;
; vgasig:makesig|hcnt[8]              ; 4       ;
; md[1]                               ; 3       ;
; md[0]                               ; 3       ;
; vgasig:makesig|vcnt[8]              ; 3       ;
; vgasig:makesig|vcnt[3]              ; 3       ;
; vgasig:makesig|vcnt[2]              ; 3       ;
; vgasig:makesig|vcnt[1]              ; 3       ;
; vgasig:makesig|vcnt[0]              ; 3       ;
; colormap:makergb|Mux7~20            ; 3       ;
; colormap:makergb|Mux4~27            ; 3       ;
; colormap:makergb|Mux1~35            ; 3       ;
; vgasig:makesig|enable               ; 3       ;
; vgasig:makesig|vcnt[8]~231          ; 2       ;
; vgasig:makesig|LessThan5~125        ; 2       ;
; vgasig:makesig|vcnt[4]              ; 2       ;
; vgasig:makesig|hcnt[4]              ; 2       ;
; colormap:makergb|Mux13~24           ; 2       ;
; colormap:makergb|Mux14~28           ; 2       ;
; colormap:makergb|Mux10~61           ; 2       ;
; colormap:makergb|Mux11~70           ; 2       ;
; colormap:makergb|Mux12~21           ; 2       ;
; colormap:makergb|Mux8~16            ; 2       ;
; clk                                 ; 1       ;
; rgb~2126                            ; 1       ;
; vgasig:makesig|hcnt[0]~195COUT1_197 ; 1       ;
; vgasig:makesig|hcnt[0]~195          ; 1       ;
; vgasig:makesig|hcnt[0]              ; 1       ;
; vgasig:makesig|hcnt[1]~194COUT1_198 ; 1       ;
; vgasig:makesig|hcnt[1]~194          ; 1       ;
; vgasig:makesig|hcnt[1]              ; 1       ;
; vgasig:makesig|hcnt[2]~193COUT1_199 ; 1       ;
; vgasig:makesig|hcnt[2]~193          ; 1       ;
; vgasig:makesig|hcnt[2]              ; 1       ;
; vgasig:makesig|hcnt[3]~192COUT1_200 ; 1       ;
; vgasig:makesig|hcnt[3]~192          ; 1       ;
+-------------------------------------+---------+


+-----------------------------------------------+
; Interconnect Usage Summary                    ;
+----------------------------+------------------+
; Interconnect Resource Type ; Usage            ;
+----------------------------+------------------+
; C4s                        ; 23 / 784 ( 3 % ) ;
; Direct links               ; 24 / 888 ( 3 % ) ;
; Global clocks              ; 3 / 4 ( 75 % )   ;
; LAB clocks                 ; 8 / 32 ( 25 % )  ;
; LUT chains                 ; 15 / 216 ( 7 % ) ;
; Local interconnects        ; 59 / 888 ( 7 % ) ;
; R4s                        ; 18 / 704 ( 3 % ) ;
+----------------------------+------------------+


+--------------------------------------------------------------------------+
; LAB Logic Elements                                                       ;
+--------------------------------------------+-----------------------------+
; Number of Logic Elements  (Average = 8.00) ; Number of LABs  (Total = 8) ;
+--------------------------------------------+-----------------------------+
; 1                                          ; 1                           ;
; 2                                          ; 0                           ;
; 3                                          ; 0                           ;
; 4                                          ; 0                           ;
; 5                                          ; 0                           ;
; 6                                          ; 1                           ;
; 7                                          ; 1                           ;
; 8                                          ; 0                           ;
; 9                                          ; 0                           ;
; 10                                         ; 5                           ;
+--------------------------------------------+-----------------------------+


+------------------------------------------------------------------+
; LAB-wide Signals                                                 ;
+------------------------------------+-----------------------------+
; LAB-wide Signals  (Average = 1.63) ; Number of LABs  (Total = 8) ;
+------------------------------------+-----------------------------+
; 1 Async. clear                     ; 5                           ;
; 1 Clock                            ; 6                           ;
; 1 Sync. clear                      ; 2                           ;
+------------------------------------+-----------------------------+