📄 counter60.sim.rpt
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The following table displays output ports that toggle between 1 and 0 during simulation.
+------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+
; Complete 1/0-Value Coverage ;
+--------------------------------------------------------------------------------+--------------------------------------------------------------------------------+------------------+
; Node Name ; Output Port Name ; Output Port Type ;
+--------------------------------------------------------------------------------+--------------------------------------------------------------------------------+------------------+
; |Counter60|Temp_Q1~0 ; |Counter60|Temp_Q1~0 ; out ;
; |Counter60|Temp_Q1~1 ; |Counter60|Temp_Q1~1 ; out ;
; |Counter60|Temp_Q1~2 ; |Counter60|Temp_Q1~2 ; out ;
; |Counter60|Temp_Q1~3 ; |Counter60|Temp_Q1~3 ; out ;
; |Counter60|Temp_Q2~0 ; |Counter60|Temp_Q2~0 ; out ;
; |Counter60|Temp_Q2~1 ; |Counter60|Temp_Q2~1 ; out ;
; |Counter60|Temp_Q2~2 ; |Counter60|Temp_Q2~2 ; out ;
; |Counter60|Temp_Q2~3 ; |Counter60|Temp_Q2~3 ; out ;
; |Counter60|Temp_Q2~5 ; |Counter60|Temp_Q2~5 ; out ;
; |Counter60|Temp_Q2~6 ; |Counter60|Temp_Q2~6 ; out ;
; |Counter60|Temp_Q2~7 ; |Counter60|Temp_Q2~7 ; out ;
; |Counter60|Out_High~0 ; |Counter60|Out_High~0 ; out ;
; |Counter60|Out_High~1 ; |Counter60|Out_High~1 ; out ;
; |Counter60|Temp_Q2[0] ; |Counter60|Temp_Q2[0] ; regout ;
; |Counter60|Temp_Q2[1] ; |Counter60|Temp_Q2[1] ; regout ;
; |Counter60|Temp_Q2[2] ; |Counter60|Temp_Q2[2] ; regout ;
; |Counter60|Temp_Q1[0] ; |Counter60|Temp_Q1[0] ; regout ;
; |Counter60|Temp_Q1[1] ; |Counter60|Temp_Q1[1] ; regout ;
; |Counter60|Temp_Q1[2] ; |Counter60|Temp_Q1[2] ; regout ;
; |Counter60|Temp_Q1[3] ; |Counter60|Temp_Q1[3] ; regout ;
; |Counter60|Out_High~reg0 ; |Counter60|Out_High~reg0 ; regout ;
; |Counter60|Reset ; |Counter60|Reset ; out ;
; |Counter60|Enable ; |Counter60|Enable ; out ;
; |Counter60|CLK ; |Counter60|CLK ; out ;
; |Counter60|Out_High ; |Counter60|Out_High ; pin_out ;
; |Counter60|Q1[0] ; |Counter60|Q1[0] ; pin_out ;
; |Counter60|Q1[1] ; |Counter60|Q1[1] ; pin_out ;
; |Counter60|Q1[2] ; |Counter60|Q1[2] ; pin_out ;
; |Counter60|Q1[3] ; |Counter60|Q1[3] ; pin_out ;
; |Counter60|Q2[0] ; |Counter60|Q2[0] ; pin_out ;
; |Counter60|Q2[1] ; |Counter60|Q2[1] ; pin_out ;
; |Counter60|Q2[2] ; |Counter60|Q2[2] ; pin_out ;
; |Counter60|LessThan0~16 ; |Counter60|LessThan0~16 ; out0 ;
; |Counter60|LessThan0~17 ; |Counter60|LessThan0~17 ; out0 ;
; |Counter60|LessThan0~18 ; |Counter60|LessThan0~18 ; out0 ;
; |Counter60|LessThan0~19 ; |Counter60|LessThan0~19 ; out0 ;
; |Counter60|LessThan1~16 ; |Counter60|LessThan1~16 ; out0 ;
; |Counter60|LessThan1~17 ; |Counter60|LessThan1~17 ; out0 ;
; |Counter60|LessThan1~18 ; |Counter60|LessThan1~18 ; out0 ;
; |Counter60|LessThan1~19 ; |Counter60|LessThan1~19 ; out0 ;
; |Counter60|lpm_add_sub:Add1|result_node[0] ; |Counter60|lpm_add_sub:Add1|result_node[0] ; out0 ;
; |Counter60|lpm_add_sub:Add1|result_node[1] ; |Counter60|lpm_add_sub:Add1|result_node[1] ; out0 ;
; |Counter60|lpm_add_sub:Add1|result_node[2] ; |Counter60|lpm_add_sub:Add1|result_node[2] ; out0 ;
; |Counter60|lpm_add_sub:Add1|result_node[3] ; |Counter60|lpm_add_sub:Add1|result_node[3] ; out0 ;
; |Counter60|lpm_add_sub:Add1|addcore:adder|unreg_res_node[0]~0 ; |Counter60|lpm_add_sub:Add1|addcore:adder|unreg_res_node[0]~0 ; out0 ;
; |Counter60|lpm_add_sub:Add1|addcore:adder|unreg_res_node[0] ; |Counter60|lpm_add_sub:Add1|addcore:adder|unreg_res_node[0] ; out0 ;
; |Counter60|lpm_add_sub:Add1|addcore:adder|_~0 ; |Counter60|lpm_add_sub:Add1|addcore:adder|_~0 ; out0 ;
; |Counter60|lpm_add_sub:Add1|addcore:adder|_~3 ; |Counter60|lpm_add_sub:Add1|addcore:adder|_~3 ; out0 ;
; |Counter60|lpm_add_sub:Add1|addcore:adder|unreg_res_node[2]~2 ; |Counter60|lpm_add_sub:Add1|addcore:adder|unreg_res_node[2]~2 ; out0 ;
; |Counter60|lpm_add_sub:Add1|addcore:adder|unreg_res_node[1]~3 ; |Counter60|lpm_add_sub:Add1|addcore:adder|unreg_res_node[1]~3 ; out0 ;
; |Counter60|lpm_add_sub:Add1|addcore:adder|unreg_res_node[3] ; |Counter60|lpm_add_sub:Add1|addcore:adder|unreg_res_node[3] ; out0 ;
; |Counter60|lpm_add_sub:Add1|addcore:adder|unreg_res_node[2] ; |Counter60|lpm_add_sub:Add1|addcore:adder|unreg_res_node[2] ; out0 ;
; |Counter60|lpm_add_sub:Add1|addcore:adder|unreg_res_node[1] ; |Counter60|lpm_add_sub:Add1|addcore:adder|unreg_res_node[1] ; out0 ;
; |Counter60|lpm_add_sub:Add1|addcore:adder|_~8 ; |Counter60|lpm_add_sub:Add1|addcore:adder|_~8 ; out0 ;
; |Counter60|lpm_add_sub:Add1|addcore:adder|_~9 ; |Counter60|lpm_add_sub:Add1|addcore:adder|_~9 ; out0 ;
; |Counter60|lpm_add_sub:Add1|addcore:adder|_~11 ; |Counter60|lpm_add_sub:Add1|addcore:adder|_~11 ; out0 ;
; |Counter60|lpm_add_sub:Add1|addcore:adder|_~12 ; |Counter60|lpm_add_sub:Add1|addcore:adder|_~12 ; out0 ;
; |Counter60|lpm_add_sub:Add1|addcore:adder|_~14 ; |Counter60|lpm_add_sub:Add1|addcore:adder|_~14 ; out0 ;
; |Counter60|lpm_add_sub:Add1|addcore:adder|_~15 ; |Counter60|lpm_add_sub:Add1|addcore:adder|_~15 ; out0 ;
; |Counter60|lpm_add_sub:Add1|addcore:adder|a_csnbuffer:result_node|cs_buffer[3] ; |Counter60|lpm_add_sub:Add1|addcore:adder|a_csnbuffer:result_node|cs_buffer[3] ; sout ;
; |Counter60|lpm_add_sub:Add1|addcore:adder|a_csnbuffer:result_node|cs_buffer[2] ; |Counter60|lpm_add_sub:Add1|addcore:adder|a_csnbuffer:result_node|cout[2] ; cout ;
; |Counter60|lpm_add_sub:Add1|addcore:adder|a_csnbuffer:result_node|cs_buffer[2] ; |Counter60|lpm_add_sub:Add1|addcore:adder|a_csnbuffer:result_node|cs_buffer[2] ; sout ;
; |Counter60|lpm_add_sub:Add1|addcore:adder|a_csnbuffer:result_node|cs_buffer[1] ; |Counter60|lpm_add_sub:Add1|addcore:adder|a_csnbuffer:result_node|cout[1] ; cout ;
; |Counter60|lpm_add_sub:Add1|addcore:adder|a_csnbuffer:result_node|cs_buffer[1] ; |Counter60|lpm_add_sub:Add1|addcore:adder|a_csnbuffer:result_node|cs_buffer[1] ; sout ;
; |Counter60|lpm_add_sub:Add1|addcore:adder|a_csnbuffer:result_node|cs_buffer[0] ; |Counter60|lpm_add_sub:Add1|addcore:adder|a_csnbuffer:result_node|cout[0] ; cout ;
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; |Counter60|lpm_add_sub:Add0|result_node[0] ; |Counter60|lpm_add_sub:Add0|result_node[0] ; out0 ;
; |Counter60|lpm_add_sub:Add0|result_node[1] ; |Counter60|lpm_add_sub:Add0|result_node[1] ; out0 ;
; |Counter60|lpm_add_sub:Add0|result_node[2] ; |Counter60|lpm_add_sub:Add0|result_node[2] ; out0 ;
; |Counter60|lpm_add_sub:Add0|result_node[3] ; |Counter60|lpm_add_sub:Add0|result_node[3] ; out0 ;
; |Counter60|lpm_add_sub:Add0|addcore:adder|unreg_res_node[0]~0 ; |Counter60|lpm_add_sub:Add0|addcore:adder|unreg_res_node[0]~0 ; out0 ;
; |Counter60|lpm_add_sub:Add0|addcore:adder|unreg_res_node[0] ; |Counter60|lpm_add_sub:Add0|addcore:adder|unreg_res_node[0] ; out0 ;
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; |Counter60|lpm_add_sub:Add0|addcore:adder|_~3 ; |Counter60|lpm_add_sub:Add0|addcore:adder|_~3 ; out0 ;
; |Counter60|lpm_add_sub:Add0|addcore:adder|unreg_res_node[3]~1 ; |Counter60|lpm_add_sub:Add0|addcore:adder|unreg_res_node[3]~1 ; out0 ;
; |Counter60|lpm_add_sub:Add0|addcore:adder|unreg_res_node[2]~2 ; |Counter60|lpm_add_sub:Add0|addcore:adder|unreg_res_node[2]~2 ; out0 ;
; |Counter60|lpm_add_sub:Add0|addcore:adder|unreg_res_node[1]~3 ; |Counter60|lpm_add_sub:Add0|addcore:adder|unreg_res_node[1]~3 ; out0 ;
; |Counter60|lpm_add_sub:Add0|addcore:adder|unreg_res_node[3] ; |Counter60|lpm_add_sub:Add0|addcore:adder|unreg_res_node[3] ; out0 ;
; |Counter60|lpm_add_sub:Add0|addcore:adder|unreg_res_node[2] ; |Counter60|lpm_add_sub:Add0|addcore:adder|unreg_res_node[2] ; out0 ;
; |Counter60|lpm_add_sub:Add0|addcore:adder|unreg_res_node[1] ; |Counter60|lpm_add_sub:Add0|addcore:adder|unreg_res_node[1] ; out0 ;
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; |Counter60|lpm_add_sub:Add0|addcore:adder|_~15 ; |Counter60|lpm_add_sub:Add0|addcore:adder|_~15 ; out0 ;
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; |Counter60|lpm_add_sub:Add0|addcore:adder|a_csnbuffer:result_node|cs_buffer[0] ; |Counter60|lpm_add_sub:Add0|addcore:adder|a_csnbuffer:result_node|cs_buffer[0] ; sout ;
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