counter60.vhd

VHDL硬件描述

 LIBRARY IEEE ; 
 USE IEEE.STD_LOGIC_1164.ALL ; 
 USE IEEE.STD_LOGIC_UNSIGNED.ALL ; 
 ENTITY Counter60 IS    --四位二进制计数器 
 PORT ( Reset,Enable,CLK : IN STD_LOGIC ; --异部清零，计数使能，时钟
        Out_High:OUT STD_LOGIC;  
        Q1  : OUT STD_LOGIC_VECTOR(3 DOWNTO 0) ;
        Q2  : OUT STD_LOGIC_VECTOR(3 DOWNTO 0) ) ; 
 END ; 
ARCHITECTURE behavior OF Counter60 IS
SIGNAL Temp_Q1 : STD_LOGIC_VECTOR(3 DOWNTO 0);--两位变量,低位
SIGNAL Temp_Q2 : STD_LOGIC_VECTOR(3 DOWNTO 0);--高位
 BEGIN 
   PROCESS (Reset,Enable,CLK)     
   BEGIN         
       IF  Reset='1'  THEN--异部清零
       Out_High<='0';
       Temp_Q1<="0000";
       Temp_Q2<="0000";
       Elsif rising_edge(clk) and enable='1' then--上升沿且计数使能端置1则计数
          if Temp_Q1<9 then
               Temp_Q1 <= Temp_Q1+1;
          elsif Temp_Q2<5 then  
               Temp_Q1 <= "0000";--进低位
               Temp_Q2<=Temp_Q2+1;
          else  Temp_Q1 <= "0000";--进高位
                Temp_Q2<="0000";
                Out_High<='1';
          end if;
       END IF;
   END PROCESS ;
       Q1 <= Temp_Q1 ;
       Q2 <= Temp_Q2 ; 
 END behavior;