counter.vhd

VHDL硬件描述

 LIBRARY IEEE ; 
 USE IEEE.STD_LOGIC_1164.ALL ; 
 USE IEEE.STD_LOGIC_UNSIGNED.ALL ; 
 ENTITY Counter IS    --四位二进制计数器 
 PORT ( Reset,Enable,CLK : IN STD_LOGIC ; --异部清零，计数使能，时钟
        Out_High:OUT STD_LOGIC;
        Q  : OUT STD_LOGIC_VECTOR(3 DOWNTO 0)  ) ; 
 END ; 
 ARCHITECTURE behavior OF Counter IS
SIGNAL Q1 : STD_LOGIC_VECTOR(3 DOWNTO 0);
 BEGIN 
   PROCESS (Reset,Enable,CLK)     
   BEGIN         
       IF  Reset='1'  THEN--异部清零
       Out_High<='0';
       Q1<="0000";
       Elsif rising_edge(clk) and enable='1' then--上升沿且计数使能端置1则计数
          if Q1<15 then
               Q1 <= Q1+1;
          else  
               Q1 <= "0000";--进位
               Out_High<='1';
          end if;
       END IF;
   END PROCESS ;
       Q <= Q1 ;
 END behavior;