counter.hier_info

VHDL硬件描述

|Counter
Reset => Q1[0].ACLR
Reset => Q1[1].ACLR
Reset => Q1[2].ACLR
Reset => Q1[3].ACLR
Reset => Out_High~reg0.ACLR
Enable => Q1[0].ENA
Enable => Q1[1].ENA
Enable => Q1[2].ENA
Enable => Q1[3].ENA
Enable => Out_High~reg0.ENA
CLK => Q1[0].CLK
CLK => Q1[1].CLK
CLK => Q1[2].CLK
CLK => Q1[3].CLK
CLK => Out_High~reg0.CLK
Out_High <= Out_High~reg0.DB_MAX_OUTPUT_PORT_TYPE
Q[0] <= Q1[0].DB_MAX_OUTPUT_PORT_TYPE
Q[1] <= Q1[1].DB_MAX_OUTPUT_PORT_TYPE
Q[2] <= Q1[2].DB_MAX_OUTPUT_PORT_TYPE
Q[3] <= Q1[3].DB_MAX_OUTPUT_PORT_TYPE