cyclic.tan.rpt

基于fpga的屏幕测试程序

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; Timing Analyzer Summary                                                                                                                                                                                                                                                                                 ;
+------------------------------+------------+-----------------------------------+----------------------------------+---------------------------------------------------------------+-------------------------------------------------------------------------------+------------+----------+--------------+
; Type                         ; Slack      ; Required Time                     ; Actual Time                      ; From                                                          ; To                                                                            ; From Clock ; To Clock ; Failed Paths ;
+------------------------------+------------+-----------------------------------+----------------------------------+---------------------------------------------------------------+-------------------------------------------------------------------------------+------------+----------+--------------+
; Worst-case tsu               ; 9.907 ns   ; 10.000 ns                         ; 0.093 ns                         ; b_e_i[7]                                                      ; input_buf_b_e[7]                                                              ;            ; dclk     ; 0            ;
; Worst-case tco               ; -2.974 ns  ; 10.000 ns                         ; 12.974 ns                        ; expander:i2c_expander|i2cSlave:I2Cslavecore_one|bitCounter[0] ; sda_pld                                                                       ; clk1_in    ;          ; 10           ;
; Worst-case tpd               ; -2.417 ns  ; 10.000 ns                         ; 12.417 ns                        ; tp_in[12]                                                     ; g_o_o[8]                                                                      ;            ;          ; 50           ;
; Worst-case th                ; 4.430 ns   ; 10.000 ns                         ; 5.570 ns                         ; scl_pld                                                       ; expander:i2c_expander|i2cSlave:I2Cslavecore_one|medianFilter:sclMedian|sum[1] ;            ; clk1_in  ; 0            ;
; Worst-case Minimum tco       ; N/A        ; None                              ; 6.931 ns                         ; g_e_o_dl[5]                                                   ; g_e_o[5]                                                                      ; dclk       ;          ; 0            ;
; Worst-case Minimum tpd       ; N/A        ; None                              ; 6.016 ns                         ; clk1_in                                                       ; clk_out1                                                                      ;            ;          ; 0            ;
; Clock Setup: 'clk1_in'       ; -15.774 ns ; 100.00 MHz ( period = 10.000 ns ) ; 38.80 MHz ( period = 25.774 ns ) ; fran_pg:pattern_generator|start_v_delay~3                     ; fran_pg:pattern_generator|pattern_dl:thepattern_dl|trigger~14                 ; clk1_in    ; clk1_in  ; 4398         ;
; Clock Setup: 'dclk'          ; 4.713 ns   ; 100.00 MHz ( period = 10.000 ns ) ; 189.14 MHz ( period = 5.287 ns ) ; output_buf_b_e_dl[7]                                          ; b_e_o_dl[9]                                                                   ; dclk       ; dclk     ; 0            ;
; Clock Hold: 'dclk'           ; 0.663 ns   ; 100.00 MHz ( period = 10.000 ns ) ; N/A                              ; output_buf_g_e_dl[0]                                          ; g_e_o_dl[0]                                                                   ; dclk       ; dclk     ; 0            ;
; Clock Hold: 'clk1_in'        ; 0.794 ns   ; 100.00 MHz ( period = 10.000 ns ) ; N/A                              ; fran_pg:pattern_generator|serials:theserial|s3                ; fran_pg:pattern_generator|serials:theserial|s3                                ; clk1_in    ; clk1_in  ; 0            ;
; Total number of failed paths ;            ;                                   ;                                  ;                                                               ;                                                                               ;            ;          ; 4458         ;
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+--------------------------------------------------------------------------------------------------------+
; Timing Analyzer Settings                                                                               ;
+-------------------------------------------------------+--------------------+------+------+-------------+
; Option                                                ; Setting            ; From ; To   ; Entity Name ;
+-------------------------------------------------------+--------------------+------+------+-------------+
; Device Name                                           ; EP1C20F324C6       ;      ;      ;             ;
; Timing Models                                         ; Final              ;      ;      ;             ;
; Number of source nodes to report per destination node ; 10                 ;      ;      ;             ;
; Number of destination nodes to report                 ; 10                 ;      ;      ;             ;
; Number of paths to report                             ; 200                ;      ;      ;             ;
; Report Minimum Timing Checks                          ; On                 ;      ;      ;             ;
; Use Fast Timing Models                                ; Off                ;      ;      ;             ;
; Report IO Paths Separately                            ; Off                ;      ;      ;             ;
; Default hold multicycle                               ; Same as Multicycle ;      ;      ;             ;
; Cut paths between unrelated clock domains             ; On                 ;      ;      ;             ;
; Cut off read during write signal paths                ; On                 ;      ;      ;             ;
; Cut off feedback from I/O pins                        ; On                 ;      ;      ;             ;
; Report Combined Fast/Slow Timing                      ; Off                ;      ;      ;             ;
; tpd Requirement                                       ; 10ns               ;      ;      ;             ;
; th Requirement                                        ; 10ns               ;      ;      ;             ;
; tsu Requirement                                       ; 10.0ns             ;      ;      ;             ;
; tco Requirement                                       ; 10ns               ;      ;      ;             ;
; fmax Requirement                                      ; 100.0 MHz          ;      ;      ;             ;
; Ignore Clock Settings                                 ; On                 ;      ;      ;             ;
; Analyze latches as synchronous elements               ; Off                ;      ;      ;             ;
; Enable Recovery/Removal analysis                      ; Off                ;      ;      ;             ;