cyclic.pin
来自「基于fpga的屏幕测试程序」· PIN 代码 · 共 382 行 · 第 1/3 页
PIN
382 行
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-- This is a Quartus II output file. It is for reporting purposes only, and is
-- not intended for use as a Quartus II input file. This file cannot be used
-- to make Quartus II pin assignments - for instructions on how to make pin
-- assignments, please see Quartus II help.
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-- NC : No Connect. This pin has no internal connection to the device.
-- VCCINT : Dedicated power pin, which MUST be connected to VCC (1.5V).
-- VCCIO : Dedicated power pin, which MUST be connected to VCC
-- of its bank.
-- Bank 1: 3.3V
-- Bank 2: 3.3V
-- Bank 3: 3.3V
-- Bank 4: 3.3V
-- GND : Dedicated ground pin. Dedicated GND pins MUST be connected to GND.
-- It can also be used to report unused dedicated pins. The connection
-- on the board for unused dedicated pins depends on whether this will
-- be used in a future design. One example is device migration. When
-- using device migration, refer to the device pin-tables. If it is a
-- GND pin in the pin table or if it will not be used in a future design
-- for another purpose the it MUST be connected to GND. If it is an unused
-- dedicated pin, then it can be connected to a valid signal on the board
-- (low, high, or toggling) if that signal is required for a different
-- revision of the design.
-- GND+ : Unused input pin. It can also be used to report unused dual-purpose pins.
-- This pin should be connected to GND. It may also be connected to a
-- valid signal on the board (low, high, or toggling) if that signal
-- is required for a different revision of the design.
-- GND* : Unused I/O pin. This pin can either be left unconnected or
-- connected to GND. Connecting this pin to GND will improve the
-- device's immunity to noise.
-- RESERVED : Unused I/O pin, which MUST be left unconnected.
-- RESERVED_INPUT : Pin is tri-stated and should be connected to the board.
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Quartus II Version 5.0 Build 168 06/22/2005 Service Pack 1 SJ Full Version
CHIP "cyclic" ASSIGNED TO AN: EP1C20F324C6
Pin Name/Usage : Location : Dir. : I/O Standard : Voltage : I/O Bank : User Assignment
-------------------------------------------------------------------------------------------------------------
GND : A1 : gnd : : : :
VCCINT : A2 : power : : 1.5V : :
GND : A3 : gnd : : : :
r_e_o[0] : A4 : output : LVCMOS : : 2 : Y
VCCIO2 : A5 : power : : 3.3V : 2 :
b_e_o[1] : A6 : output : LVCMOS : : 2 : Y
r_e_o[2] : A7 : output : LVCMOS : : 2 : Y
b_e_o[6] : A8 : output : LVCMOS : : 2 : Y
g_e_o[5] : A9 : output : LVCMOS : : 2 : Y
r_o_o[4] : A10 : output : LVCMOS : : 2 : Y
r_o_o[5] : A11 : output : LVCMOS : : 2 : Y
r_e_o[7] : A12 : output : LVCMOS : : 2 : Y
b_o_o[7] : A13 : output : LVCMOS : : 2 : Y
VCCIO2 : A14 : power : : 3.3V : 2 :
b_o_o[4] : A15 : output : LVCMOS : : 2 : Y
GND : A16 : gnd : : : :
VCCINT : A17 : power : : 1.5V : :
GND : A18 : gnd : : : :
VCCINT : B1 : power : : 1.5V : :
GND : B2 : gnd : : : :
b_o_o[1] : B3 : output : LVCMOS : : 2 : Y
tp_in[1] : B4 : input : LVCMOS : : 2 : Y
RESERVED_INPUT : B5 : : : : 2 :
b_e_o[2] : B6 : output : LVCMOS : : 2 : Y
PDPGOo : B7 : output : LVCMOS : : 2 : Y
b_e_o[5] : B8 : output : LVCMOS : : 2 : Y
g_e_o[4] : B9 : output : LVCMOS : : 2 : Y
r_o_o[9] : B10 : output : LVCMOS : : 2 : Y
r_e_o[4] : B11 : output : LVCMOS : : 2 : Y
r_e_o[8] : B12 : output : LVCMOS : : 2 : Y
b_o_o[8] : B13 : output : LVCMOS : : 2 : Y
clk_out1 : B14 : output : LVCMOS : : 2 : Y
b_o_o[3] : B15 : output : LVCMOS : : 2 : Y
b_o_o[6] : B16 : output : LVCMOS : : 2 : Y
GND : B17 : gnd : : : :
VCCINT : B18 : power : : 1.5V : :
GND : C1 : gnd : : : :
g_o_o[6] : C2 : output : LVCMOS : : 1 : Y
g_o_o[7] : C3 : output : LVCMOS : : 1 : Y
b_o_o[0] : C4 : output : LVCMOS : : 2 : Y
r_e_o[1] : C5 : output : LVCMOS : : 2 : Y
b_e_o[0] : C6 : output : LVCMOS : : 2 : Y
r_e_o[3] : C7 : output : LVCMOS : : 2 : Y
b_e_o[8] : C8 : output : LVCMOS : : 2 : Y
g_e_o[6] : C9 : output : LVCMOS : : 2 : Y
g_e_o[9] : C10 : output : LVCMOS : : 2 : Y
r_o_o[6] : C11 : output : LVCMOS : : 2 : Y
r_e_o[9] : C12 : output : LVCMOS : : 2 : Y
b_o_o[9] : C13 : output : LVCMOS : : 2 : Y
g_o_o[3] : C14 : output : LVCMOS : : 2 : Y
r_o_o[2] : C15 : output : LVCMOS : : 2 : Y
b_o_o[5] : C16 : output : LVCMOS : : 2 : Y
RESERVED_INPUT : C17 : : : : 3 :
GND : C18 : gnd : : : :
RESERVED_INPUT : D1 : : : : 1 :
b_e_o[3] : D2 : output : LVCMOS : : 1 : Y
g_o_o[5] : D3 : output : LVCMOS : : 1 : Y
g_o_o[8] : D4 : output : LVCMOS : : 1 : Y
g_e_o[0] : D5 : output : LVCMOS : : 2 : Y
g_e_o[3] : D6 : output : LVCMOS : : 2 : Y
CPUGOo : D7 : output : LVCMOS : : 2 : Y
b_e_o[7] : D8 : output : LVCMOS : : 2 : Y
g_e_o[7] : D9 : output : LVCMOS : : 2 : Y
g_e_o[8] : D10 : output : LVCMOS : : 2 : Y
r_o_o[7] : D11 : output : LVCMOS : : 2 : Y
r_e_o[5] : D12 : output : LVCMOS : : 2 : Y
g_o_o[2] : D13 : output : LVCMOS : : 2 : Y
r_o_o[3] : D14 : output : LVCMOS : : 2 : Y
de_out_1 : D15 : output : LVCMOS : : 3 : Y
cke2 : D16 : input : SSTL-2 Class II : : 3 : Y
parity_out_e : D17 : output : LVCMOS : : 3 : Y
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