📄 dds_vhdl.fit.rpt
字号:
; 118 ; ; 1 ; GND ; gnd ; ; ; -- ; ;
; 119 ; 95 ; 2 ; FWORD[7] ; input ; LVTTL ; ; Column I/O ; N ;
; 120 ; 96 ; 2 ; GND* ; ; ; ; Column I/O ; ;
; 121 ; 97 ; 2 ; PWORD[0] ; input ; LVTTL ; ; Column I/O ; N ;
; 122 ; 98 ; 2 ; PWORD[2] ; input ; LVTTL ; ; Column I/O ; N ;
; 123 ; 99 ; 2 ; FOUT[4] ; output ; LVTTL ; ; Column I/O ; Y ;
; 124 ; 100 ; 2 ; FOUT[5] ; output ; LVTTL ; ; Column I/O ; Y ;
; 125 ; 101 ; 2 ; FOUT[2] ; output ; LVTTL ; ; Column I/O ; Y ;
; 126 ; 102 ; 2 ; FOUT[3] ; output ; LVTTL ; ; Column I/O ; Y ;
; 127 ; 103 ; 2 ; FOUT[0] ; output ; LVTTL ; ; Column I/O ; Y ;
; 128 ; 104 ; 2 ; FOUT[1] ; output ; LVTTL ; ; Column I/O ; Y ;
; 129 ; 105 ; 2 ; PWORD[4] ; input ; LVTTL ; ; Column I/O ; N ;
; 130 ; 106 ; 2 ; PWORD[7] ; input ; LVTTL ; ; Column I/O ; N ;
; 131 ; 107 ; 2 ; GND* ; ; ; ; Column I/O ; ;
; 132 ; 108 ; 2 ; GND* ; ; ; ; Column I/O ; ;
; 133 ; 109 ; 2 ; GND* ; ; ; ; Column I/O ; ;
; 134 ; 110 ; 2 ; GND* ; ; ; ; Column I/O ; ;
; 135 ; ; ; VCCINT ; power ; ; 1.5V ; -- ; ;
; 136 ; ; 1 ; GND ; gnd ; ; ; -- ; ;
; 137 ; ; 2 ; VCCIO2 ; power ; ; 3.3V ; -- ; ;
; 138 ; ; 1 ; GND ; gnd ; ; ; -- ; ;
; 139 ; 111 ; 2 ; GND* ; ; ; ; Column I/O ; ;
; 140 ; 112 ; 2 ; GND* ; ; ; ; Column I/O ; ;
; 141 ; 113 ; 2 ; GND* ; ; ; ; Column I/O ; ;
; 142 ; 114 ; 2 ; GND* ; ; ; ; Column I/O ; ;
; 143 ; 115 ; 2 ; clK20M ; output ; LVTTL ; ; Column I/O ; N ;
; 144 ; 116 ; 2 ; GND* ; ; ; ; Column I/O ; ;
+----------+------------+----------+----------------------+--------+--------------+---------+------------+-----------------+
+------------------------------------------------------------------+
; Output Pin Load For Reported TCO ;
+---------------------+-------+------------------------------------+
; I/O Standard ; Load ; Termination Resistance ;
+---------------------+-------+------------------------------------+
; LVTTL ; 10 pF ; Not Available ;
; LVCMOS ; 10 pF ; Not Available ;
; 2.5 V ; 10 pF ; Not Available ;
; 1.8 V ; 10 pF ; Not Available ;
; 1.5 V ; 10 pF ; Not Available ;
; SSTL-3 Class I ; 30 pF ; 50 Ohm (Parallel), 25 Ohm (Serial) ;
; SSTL-3 Class II ; 30 pF ; 25 Ohm (Parallel), 25 Ohm (Serial) ;
; SSTL-2 Class I ; 30 pF ; 50 Ohm (Parallel), 25 Ohm (Serial) ;
; SSTL-2 Class II ; 30 pF ; 25 Ohm (Parallel), 25 Ohm (Serial) ;
; Differential SSTL-2 ; 30 pF ; (See SSTL-2) ;
; LVDS ; 4 pF ; 100 Ohm ;
; RSDS ; 0 pF ; 100 Ohm ;
+---------------------+-------+------------------------------------+
+--------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+
; Fitter Resource Utilization by Entity ;
+---------------------------------------------------------------------------------------------------+-------------+--------------+-------------+------+--------------+--------------+-------------------+------------------+-----------------+-----------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+
; Compilation Hierarchy Node ; Logic Cells ; LC Registers ; Memory Bits ; Pins ; Virtual Pins ; LUT-Only LCs ; Register-Only LCs ; LUT/Register LCs ; Carry Chain LCs ; Full Hierarchy Name ;
+---------------------------------------------------------------------------------------------------+-------------+--------------+-------------+------+--------------+--------------+-------------------+------------------+-----------------+-----------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+
; |DDS_VHDL ; 734 (1) ; 600 ; 38912 ; 38 ; 0 ; 134 (1) ; 229 (0) ; 371 (0) ; 115 (0) ; |DDS_VHDL ;
; |REG10B:u5| ; 10 (10) ; 10 ; 0 ; 0 ; 0 ; 0 (0) ; 2 (2) ; 8 (8) ; 8 (8) ; |DDS_VHDL|REG10B:u5 ;
; |REG32B:u2| ; 19 (0) ; 19 ; 0 ; 0 ; 0 ; 0 (0) ; 0 (0) ; 19 (0) ; 19 (0) ; |DDS_VHDL|REG32B:u2 ;
; |lpm_counter:DOUT_rtl_0| ; 19 (0) ; 19 ; 0 ; 0 ; 0 ; 0 (0) ; 0 (0) ; 19 (0) ; 19 (0) ; |DDS_VHDL|REG32B:u2|lpm_counter:DOUT_rtl_0 ;
; |cntr_2u6:auto_generated| ; 19 (19) ; 19 ; 0 ; 0 ; 0 ; 0 (0) ; 0 (0) ; 19 (19) ; 19 (19) ; |DDS_VHDL|REG32B:u2|lpm_counter:DOUT_rtl_0|cntr_2u6:auto_generated ;
; |SIN_ROM:u3| ; 62 (0) ; 40 ; 10240 ; 0 ; 0 ; 22 (0) ; 2 (0) ; 38 (0) ; 19 (0) ; |DDS_VHDL|SIN_ROM:u3 ;
; |altsyncram:altsyncram_component| ; 62 (0) ; 40 ; 10240 ; 0 ; 0 ; 22 (0) ; 2 (0) ; 38 (0) ; 19 (0) ; |DDS_VHDL|SIN_ROM:u3|altsyncram:altsyncram_component ;
; |altsyncram_gmu:auto_generated| ; 62 (0) ; 40 ; 10240 ; 0 ; 0 ; 22 (0) ; 2 (0) ; 38 (0) ; 19 (0) ; |DDS_VHDL|SIN_ROM:u3|altsyncram:altsyncram_component|altsyncram_gmu:auto_generated ;
; |altsyncram_8kc2:altsyncram1| ; 0 (0) ; 0 ; 10240 ; 0 ; 0 ; 0 (0) ; 0 (0) ; 0 (0) ; 0 (0) ; |DDS_VHDL|SIN_ROM:u3|altsyncram:altsyncram_component|altsyncram_gmu:auto_generated|altsyncram_8kc2:altsyncram1 ;
; |sld_mod_ram_rom:mgl_prim2| ; 62 (26) ; 40 ; 0 ; 0 ; 0 ; 22 (9) ; 2 (2) ; 38 (15) ; 19 (0) ; |DDS_VHDL|SIN_ROM:u3|altsyncram:altsyncram_component|altsyncram_gmu:auto_generated|sld_mod_ram_rom:mgl_prim2 ;
; |lpm_counter:ram_rom_addr_reg_rtl_0| ; 10 (0) ; 10 ; 0 ; 0 ; 0 ; 0 (0) ; 0 (0) ; 10 (0) ; 10 (0) ; |DDS_VHDL|SIN_ROM:u3|altsyncram:altsyncram_component|altsyncram_gmu:auto_generated|sld_mod_ram_rom:mgl_prim2|lpm_counter:ram_rom_addr_reg_rtl_0 ;
; |cntr_kv8:auto_generated| ; 10 (10) ; 10 ; 0 ; 0 ; 0 ; 0 (0) ; 0 (0) ; 10 (10) ; 10 (10) ; |DDS_VHDL|SIN_ROM:u3|altsyncram:altsyncram_component|altsyncram_gmu:auto_generated|sld_mod_ram_rom:mgl_prim2|lpm_counter:ram_rom_addr_reg_rtl_0|cntr_kv8:auto_generated ;
; |lpm_counter:ram_rom_data_shift_cntr_reg_rtl_1| ; 4 (0) ; 4 ; 0 ; 0 ; 0 ; 0 (0) ; 0 (0) ; 4 (0) ; 4 (0) ; |DDS_VHDL|SIN_ROM:u3|altsyncram:altsyncram_component|altsyncram_gmu:auto_generated|sld_mod_ram_rom:mgl_prim2|lpm_counter:ram_rom_data_shift_cntr_reg_rtl_1 ;
; |cntr_pd8:auto_generated| ; 4 (4) ; 4 ; 0 ; 0 ; 0 ; 0 (0) ; 0 (0) ; 4 (4) ; 4 (4) ; |DDS_VHDL|SIN_ROM:u3|altsyncram:altsyncram_component|altsyncram_gmu:auto_generated|sld_mod_ram_rom:mgl_prim2|lpm_counter:ram_rom_data_shift_cntr_reg_rtl_1|cntr_pd8:auto_generated ;
; |sld_rom_sr:\ram_rom_logic_gen:name_gen:info_rom_sr| ; 22 (22) ; 9 ; 0 ; 0 ; 0 ; 13 (13) ; 0 (0) ; 9 (9) ; 5 (5) ; |DDS_VHDL|SIN_ROM:u3|altsyncram:altsyncram_component|altsyncram_gmu:auto_generated|sld_mod_ram_rom:mgl_prim2|sld_rom_sr:\ram_rom_logic_gen:name_gen:info_rom_sr ;
; |SIN_ROM:u6| ; 62 (0) ; 40 ; 10240 ; 0 ; 0 ; 22 (0) ; 2 (0) ; 38 (0) ; 19 (0) ; |DDS_VHDL|SIN_ROM:u6 ;
; |altsyncram:altsyncram_component| ; 62 (0) ; 40 ; 10240 ; 0 ; 0 ; 22 (0) ; 2 (0) ; 38 (0) ; 19 (0) ; |DDS_VHDL|SIN_ROM:u6|altsyncram:altsyncram_component ;
; |altsyncram_gmu:auto_generated| ; 62 (0) ; 40 ; 10240 ; 0 ; 0 ; 22 (0) ; 2 (0) ; 38 (0) ; 19 (0) ; |DDS_VHDL|SIN_ROM:u6|altsyncram:altsyncram_component|altsyncram_gmu:auto_generated ;
; |altsyncram_8kc2:altsyncram1| ; 0 (0) ; 0 ; 10240 ; 0 ; 0 ; 0 (0) ; 0 (0) ; 0 (0) ; 0 (0) ; |DDS_VHDL|SIN_ROM:u6|altsyncram:altsyncram_component|altsyncram_gmu:auto_generated|altsyncram_8kc2:altsyncram1 ;
; |sld_mod_ram_rom:mgl_prim2| ; 62 (26) ; 40 ; 0 ; 0 ; 0 ; 22 (9) ; 2 (2) ; 38 (15) ; 19 (0) ; |DDS_VHDL|SIN_ROM:u6|altsyncram:altsyncram_component|altsyncram_gmu:auto_generated|sld_mod_ram_rom:mgl_prim2 ;
; |lpm_counter:ram_rom_addr_reg_rtl_0| ; 10 (0) ; 10 ; 0 ; 0 ; 0 ; 0 (0) ; 0 (0) ; 10 (0) ; 10 (0) ; |DDS_VHDL|SIN_ROM:u6|altsyncram:altsyncram_component|altsyncram_gmu:auto_generated|sld_mod_ram_rom:mgl_prim2|lpm_counter:ram_rom_addr_reg_rtl_0 ;
; |cntr_kv8:auto_generated| ; 10 (10) ; 10 ; 0 ; 0 ; 0 ; 0 (0) ; 0 (0) ; 10 (10) ; 10 (10) ; |DDS_VHDL|SIN_ROM:u6|altsyncram:altsyncram_component|altsyncram_gmu:auto_generated|sld_mod_ram_rom:mgl_prim2|lpm_counter:ram_rom_addr_reg_rtl_0|cntr_kv8:auto_generated ;
; |lpm_counter:ram_rom_data_shift_cntr_reg_rtl_1| ; 4 (0) ; 4 ; 0 ; 0 ; 0 ; 0 (0) ; 0 (0) ; 4 (0) ; 4 (0) ; |DDS_VHDL|SIN_ROM:u6|altsyncram:altsyncram_component|altsyncram_gmu:auto_generated|sld_mod_ram_rom:mgl_prim2|lpm_counter:ram_rom_data_shift_cntr_reg_rtl_1 ;
; |cntr_pd8:auto_generated| ; 4 (4) ; 4 ; 0 ; 0 ; 0 ; 0 (0) ; 0 (0) ; 4 (4) ; 4 (4) ; |DDS_VHDL|SIN_ROM:u6|altsyncram:altsyncram_component|altsyncram_gmu:auto_generated|sld_mod_ram_rom:mgl_prim2|lpm_counter:ram_rom_data_shift_cntr_reg_rtl_1|cntr_pd8:auto_generated ;
; |sld_rom_sr:\ram_rom_logic_gen:name_gen:info_rom_sr| ; 22 (22) ; 9 ; 0 ; 0 ; 0 ; 13 (13) ; 0 (0) ; 9 (9) ; 5 (5) ; |DDS_VHDL|SIN_ROM:u6|altsyncram:altsyncram_component|altsyncram_gmu:auto_generated|sld_mod_ram_rom:mgl_prim2|sld_rom_sr:\ram_rom_logic_gen:name_gen:info_rom_sr ;
; |sld_hub:sld_hub_inst| ; 142 (39) ; 95 ; 0 ; 0 ; 0 ; 47 (33) ; 24 (0) ; 71 (6) ; 6 (0) ; |DDS_VHDL|sld_hub:sld_hub_inst ;
; |lpm_decode:instruction_decoder| ; 5 (0) ; 5 ; 0 ; 0 ; 0 ; 0 (0) ; 0 (0) ; 5 (0) ; 0 (0) ; |DDS_VHDL|sld_hub:sld_hub_inst|lpm_decode:instruction_decoder ;
; |decode_9ie:auto_generated| ; 5 (5) ; 5 ; 0 ; 0 ; 0 ; 0 (0) ; 0 (0) ; 5 (5) ; 0 (0) ; |DDS_VHDL|sld_hub:sld_hub_inst|lpm_decode:instruction_decoder|decode_9ie:auto_generated ;
; |lpm_shiftreg:jtag_ir_register| ; 10 (10) ; 10 ; 0 ; 0 ; 0 ; 0 (0) ; 8 (8) ; 2 (2) ; 0 (0) ; |DDS_VHDL|sld_hub:sld_hub_inst|lpm_shiftreg:jtag_ir_register ;
; |sld_dffex:BROADCAST| ; 1 (1) ; 1 ; 0 ; 0 ; 0 ; 0 (0) ; 0 (0) ; 1 (1) ; 0 (0) ; |DDS_VHDL|sld_hub:sld_hub_inst|sld_dffex:BROADCAST ;
; |sld_dffex:IRF_ENA_0| ; 1 (1) ; 1 ; 0 ; 0 ; 0 ; 0 (0) ; 1 (1) ; 0 (0) ; 0 (0) ; |DDS_VHDL|sld_hub:sld_hub_inst|sld_dffex:IRF_ENA_0 ;
; |sld_dffex:IRF_ENA| ; 3 (3) ; 3 ; 0 ; 0 ; 0 ; 0 (0) ; 0 (0) ; 3 (3) ; 0 (0) ; |DDS_VHDL|sld_hub:sld_hub_inst|sld_dffex:IRF_ENA ;
; |sld_dffex:IRSR| ; 12 (12) ; 9 ; 0 ; 0 ; 0 ; 3 (3) ; 0 (0) ; 9 (9) ; 0 (0) ; |DDS_VHDL|sld_hub:sld_hub_inst|sld_dffex:IRSR ;
; |sld_dffex:RESET| ; 1 (1) ; 1 ; 0 ; 0 ; 0 ; 0 (0) ; 0 (0) ; 1 (1) ; 0 (0) ; |DDS_VHDL|sld_hub:sld_hub_inst|sld_dffex:RESET ⌨️ 快捷键说明
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