📄 dds_vhdl.map.rpt
字号:
|-- lpm_counter:ram_rom_addr_reg_rtl_0
|-- cntr_kv8:auto_generated
|-- lpm_counter:ram_rom_data_shift_cntr_reg_rtl_1
|-- cntr_pd8:auto_generated
+--------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+
; Analysis & Synthesis Resource Utilization by Entity ;
+---------------------------------------------------------------------------------------------------+-------------+--------------+-------------+------+--------------+--------------+-------------------+------------------+-----------------+-----------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+
; Compilation Hierarchy Node ; Logic Cells ; LC Registers ; Memory Bits ; Pins ; Virtual Pins ; LUT-Only LCs ; Register-Only LCs ; LUT/Register LCs ; Carry Chain LCs ; Full Hierarchy Name ;
+---------------------------------------------------------------------------------------------------+-------------+--------------+-------------+------+--------------+--------------+-------------------+------------------+-----------------+-----------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+
; |DDS_VHDL ; 810 (1) ; 600 ; 38912 ; 38 ; 0 ; 210 (1) ; 305 (0) ; 295 (0) ; 115 (0) ; |DDS_VHDL ;
; |REG10B:u5| ; 10 (10) ; 10 ; 0 ; 0 ; 0 ; 0 (0) ; 2 (2) ; 8 (8) ; 8 (8) ; |DDS_VHDL|REG10B:u5 ;
; |REG32B:u2| ; 19 (0) ; 19 ; 0 ; 0 ; 0 ; 0 (0) ; 0 (0) ; 19 (0) ; 19 (0) ; |DDS_VHDL|REG32B:u2 ;
; |lpm_counter:DOUT_rtl_0| ; 19 (0) ; 19 ; 0 ; 0 ; 0 ; 0 (0) ; 0 (0) ; 19 (0) ; 19 (0) ; |DDS_VHDL|REG32B:u2|lpm_counter:DOUT_rtl_0 ;
; |cntr_2u6:auto_generated| ; 19 (19) ; 19 ; 0 ; 0 ; 0 ; 0 (0) ; 0 (0) ; 19 (19) ; 19 (19) ; |DDS_VHDL|REG32B:u2|lpm_counter:DOUT_rtl_0|cntr_2u6:auto_generated ;
; |SIN_ROM:u3| ; 65 (0) ; 40 ; 10240 ; 0 ; 0 ; 25 (0) ; 8 (0) ; 32 (0) ; 19 (0) ; |DDS_VHDL|SIN_ROM:u3 ;
; |altsyncram:altsyncram_component| ; 65 (0) ; 40 ; 10240 ; 0 ; 0 ; 25 (0) ; 8 (0) ; 32 (0) ; 19 (0) ; |DDS_VHDL|SIN_ROM:u3|altsyncram:altsyncram_component ;
; |altsyncram_gmu:auto_generated| ; 65 (0) ; 40 ; 10240 ; 0 ; 0 ; 25 (0) ; 8 (0) ; 32 (0) ; 19 (0) ; |DDS_VHDL|SIN_ROM:u3|altsyncram:altsyncram_component|altsyncram_gmu:auto_generated ;
; |altsyncram_8kc2:altsyncram1| ; 0 (0) ; 0 ; 10240 ; 0 ; 0 ; 0 (0) ; 0 (0) ; 0 (0) ; 0 (0) ; |DDS_VHDL|SIN_ROM:u3|altsyncram:altsyncram_component|altsyncram_gmu:auto_generated|altsyncram_8kc2:altsyncram1 ;
; |sld_mod_ram_rom:mgl_prim2| ; 65 (27) ; 40 ; 0 ; 0 ; 0 ; 25 (10) ; 8 (6) ; 32 (11) ; 19 (0) ; |DDS_VHDL|SIN_ROM:u3|altsyncram:altsyncram_component|altsyncram_gmu:auto_generated|sld_mod_ram_rom:mgl_prim2 ;
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; |sld_mod_ram_rom:mgl_prim2| ; 65 (27) ; 40 ; 0 ; 0 ; 0 ; 25 (10) ; 8 (6) ; 32 (11) ; 19 (0) ; |DDS_VHDL|SIN_ROM:u6|altsyncram:altsyncram_component|altsyncram_gmu:auto_generated|sld_mod_ram_rom:mgl_prim2 ;
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