📄 dds_vhdl.map.rpt
字号:
; VHDL Version ; VHDL93 ; VHDL93 ;
; Top-level entity name ; DDS_VHDL ; dds_vhdl ;
; State Machine Processing ; Auto ; Auto ;
; NOT Gate Push-Back ; On ; On ;
; Power-Up Don't Care ; On ; On ;
; Remove Redundant Logic Cells ; Off ; Off ;
; Remove Duplicate Registers ; On ; On ;
; Ignore CARRY Buffers ; Off ; Off ;
; Ignore CASCADE Buffers ; Off ; Off ;
; Ignore GLOBAL Buffers ; Off ; Off ;
; Ignore ROW GLOBAL Buffers ; Off ; Off ;
; Ignore LCELL Buffers ; Off ; Off ;
; Ignore SOFT Buffers ; On ; On ;
; Limit AHDL Integers to 32 Bits ; Off ; Off ;
; Carry Chain Length -- Stratix/Stratix GX/Cyclone/MAX II/Cyclone II ; 70 ; 70 ;
; Auto Carry Chains ; On ; On ;
; Auto Open-Drain Pins ; On ; On ;
; Remove Duplicate Logic ; On ; On ;
; Perform WYSIWYG Primitive Resynthesis ; Off ; Off ;
; Perform gate-level register retiming ; Off ; Off ;
; Allow register retiming to trade off Tsu/Tco with Fmax ; On ; On ;
; Auto ROM Replacement ; On ; On ;
; Auto RAM Replacement ; On ; On ;
; Auto Shift Register Replacement ; On ; On ;
; Auto Clock Enable Replacement ; On ; On ;
; Allows Synchronous Control Signal Usage in Normal Mode Logic Cells ; On ; On ;
; Auto Resource Sharing ; Off ; Off ;
; Allow Any RAM Size For Recognition ; Off ; Off ;
; Allow Any ROM Size For Recognition ; Off ; Off ;
; Allow Any Shift Register Size For Recognition ; Off ; Off ;
+--------------------------------------------------------------------+--------------+---------------+
+------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+
; Multiplexer Restructuring Statistics (Restructuring Performed) ;
+--------------------+-----------+---------------+----------------------+------------------------+------------+----------------------------------------------------------------------------------------------------------------------------------------------------------------------------+
; Multiplexer Inputs ; Bus Width ; Baseline Area ; Area if Restructured ; Saving if Restructured ; Registered ; Example Multiplexer Output ;
+--------------------+-----------+---------------+----------------------+------------------------+------------+----------------------------------------------------------------------------------------------------------------------------------------------------------------------------+
; 2:1 ; 4 bits ; 4 LEs ; 4 LEs ; 0 LEs ; Yes ; |DDS_VHDL|SIN_ROM:u3|altsyncram:altsyncram_component|altsyncram_gmu:auto_generated|sld_mod_ram_rom:mgl_prim2|ram_rom_data_shift_cntr_reg[3] ;
; 3:1 ; 10 bits ; 20 LEs ; 10 LEs ; 10 LEs ; Yes ; |DDS_VHDL|SIN_ROM:u3|altsyncram:altsyncram_component|altsyncram_gmu:auto_generated|sld_mod_ram_rom:mgl_prim2|ram_rom_addr_reg[0] ;
; 3:1 ; 10 bits ; 20 LEs ; 10 LEs ; 10 LEs ; Yes ; |DDS_VHDL|SIN_ROM:u3|altsyncram:altsyncram_component|altsyncram_gmu:auto_generated|sld_mod_ram_rom:mgl_prim2|ram_rom_data_reg[0] ;
; 22:1 ; 4 bits ; 56 LEs ; 44 LEs ; 12 LEs ; Yes ; |DDS_VHDL|SIN_ROM:u3|altsyncram:altsyncram_component|altsyncram_gmu:auto_generated|sld_mod_ram_rom:mgl_prim2|sld_rom_sr:\ram_rom_logic_gen:name_gen:info_rom_sr|WORD_SR[0] ;
; 2:1 ; 4 bits ; 4 LEs ; 4 LEs ; 0 LEs ; Yes ; |DDS_VHDL|SIN_ROM:u6|altsyncram:altsyncram_component|altsyncram_gmu:auto_generated|sld_mod_ram_rom:mgl_prim2|ram_rom_data_shift_cntr_reg[3] ;
; 3:1 ; 10 bits ; 20 LEs ; 10 LEs ; 10 LEs ; Yes ; |DDS_VHDL|SIN_ROM:u6|altsyncram:altsyncram_component|altsyncram_gmu:auto_generated|sld_mod_ram_rom:mgl_prim2|ram_rom_addr_reg[0] ;
; 3:1 ; 10 bits ; 20 LEs ; 10 LEs ; 10 LEs ; Yes ; |DDS_VHDL|SIN_ROM:u6|altsyncram:altsyncram_component|altsyncram_gmu:auto_generated|sld_mod_ram_rom:mgl_prim2|ram_rom_data_reg[0] ;
; 22:1 ; 4 bits ; 56 LEs ; 44 LEs ; 12 LEs ; Yes ; |DDS_VHDL|SIN_ROM:u6|altsyncram:altsyncram_component|altsyncram_gmu:auto_generated|sld_mod_ram_rom:mgl_prim2|sld_rom_sr:\ram_rom_logic_gen:name_gen:info_rom_sr|WORD_SR[0] ;
; 2:1 ; 5 bits ; 5 LEs ; 5 LEs ; 0 LEs ; Yes ; |DDS_VHDL|sld_signaltap:auto_signaltap_0|sld_ela_control:ela_control|sld_ela_state_machine:sm1|post_trigger_count_enable ;
; 2:1 ; 19 bits ; 19 LEs ; 19 LEs ; 0 LEs ; Yes ; |DDS_VHDL|sld_signaltap:auto_signaltap_0|sld_offload_buffer_mgr:\stp_non_zero_depth_offload_gen:stp_offload_buff_mgr_inst|lpm_shiftreg:info_data_shift_out|dffs[16] ;
; 2:1 ; 35 bits ; 35 LEs ; 35 LEs ; 0 LEs ; Yes ; |DDS_VHDL|sld_signaltap:auto_signaltap_0|sld_offload_buffer_mgr:\stp_non_zero_depth_offload_gen:stp_offload_buff_mgr_inst|lpm_shiftreg:ram_data_shift_out|dffs[21] ;
; 10:1 ; 4 bits ; 24 LEs ; 24 LEs ; 0 LEs ; Yes ; |DDS_VHDL|sld_signaltap:auto_signaltap_0|sld_rom_sr:crc_rom_sr|WORD_SR[3] ;
; 2:1 ; 5 bits ; 5 LEs ; 5 LEs ; 0 LEs ; No ; |DDS_VHDL|sld_signaltap:auto_signaltap_0|sld_ela_control:ela_control|ela_status[0] ;
; 2:1 ; 15 bits ; 15 LEs ; 15 LEs ; 0 LEs ; Yes ; |DDS_VHDL|sld_hub:sld_hub_inst|sld_dffex:\GEN_IRF:3:IRF|Q[5] ;
; 5:1 ; 2 bits ; 6 LEs ; 4 LEs ; 2 LEs ; Yes ; |DDS_VHDL|sld_hub:sld_hub_inst|sld_dffex:IRSR|Q[6] ;
; 5:1 ; 5 bits ; 15 LEs ; 10 LEs ; 5 LEs ; Yes ; |DDS_VHDL|sld_hub:sld_hub_inst|sld_dffex:IRSR|Q[4] ;
; 34:1 ; 4 bits ; 88 LEs ; 56 LEs ; 32 LEs ; Yes ; |DDS_VHDL|sld_hub:sld_hub_inst|sld_rom_sr:HUB_INFO_REG|WORD_SR[3] ;
; 2:1 ; 3 bits ; 3 LEs ; 3 LEs ; 0 LEs ; No ; |DDS_VHDL|sld_hub:sld_hub_inst|NODE_ENA~0 ;
; 2:1 ; 3 bits ; 3 LEs ; 3 LEs ; 0 LEs ; No ; |DDS_VHDL|sld_hub:sld_hub_inst|SHADOW_IRF_ENABLE[3] ;
; 2:1 ; 2 bits ; 2 LEs ; 2 LEs ; 0 LEs ; No ; |DDS_VHDL|sld_hub:sld_hub_inst|IR_MUX_SEL[1] ;
+--------------------+-----------+---------------+----------------------+------------------------+------------+----------------------------------------------------------------------------------------------------------------------------------------------------------------------------+
+----------------------------------------------------------------+
; WYSIWYG Cells ;
+--------------------------------------------------------+-------+
; Statistic ; Value ;
+--------------------------------------------------------+-------+
; Number of WYSIWYG cells ; 121 ;
; Number of synthesis-generated cells ; 689 ;
; Number of WYSIWYG LUTs ; 121 ;
; Number of synthesis-generated LUTs ; 384 ;
; Number of WYSIWYG registers ; 103 ;
; Number of synthesis-generated registers ; 497 ;
; Number of cells with combinational logic only ; 210 ;
; Number of cells with registers only ; 305 ;
; Number of cells with combinational logic and registers ; 295 ;
+--------------------------------------------------------+-------+
+------------------------------------------------------+
; General Register Statistics ;
⌨️ 快捷键说明
复制代码
Ctrl + C
搜索代码
Ctrl + F
全屏模式
F11
切换主题
Ctrl + Shift + D
显示快捷键
?
增大字号
Ctrl + =
减小字号
Ctrl + -