📄 dds_all.fit.rpt
字号:
; PLL mode ; Normal ;
; Feedback source ; -- ;
; Compensate clock ; clock0 ;
; Switchover on loss of clock ; -- ;
; Switchover counter ; -- ;
; Primary clock ; -- ;
; Input frequency 0 ; 20.0 MHz ;
; Input frequency 1 ; -- ;
; Nominal PFD frequency ; 20.0 MHz ;
; Nominal VCO frequency ; 599.9 MHz ;
; Freq min lock ; 16.36 MHz ;
; Freq max lock ; 33.33 MHz ;
; Clock Offset ; 0 ps ;
; M VCO Tap ; 0 ;
; M Initial ; 1 ;
; M value ; 30 ;
; N value ; 1 ;
; M counter delay ; -- ;
; N counter delay ; -- ;
; M2 value ; -- ;
; N2 value ; -- ;
; SS counter ; -- ;
; Downspread ; -- ;
; Spread frequency ; -- ;
; enable0 counter ; -- ;
; enable1 counter ; -- ;
; Real time reconfigurable ; -- ;
; Scan chain MIF file ; -- ;
; Preserve counter order ; Off ;
; PLL location ; PLL_1 ;
; Inclk0 signal ; CLK ;
; Inclk1 signal ; -- ;
; Inclk0 signal type ; Dedicated Pin ;
; Inclk1 signal type ; -- ;
+-----------------------------+--------------------------------------+
+-----------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+
; PLL Usage ;
+----------------------------------------+--------------+------+-----+------------------+-------------+-------+------------+---------+---------------+---------------+------------+---------+---------+
; Name ; Output Clock ; Mult ; Div ; Output Frequency ; Phase Shift ; Delay ; Duty Cycle ; Counter ; Counter Delay ; Counter Value ; High / Low ; Initial ; VCO Tap ;
+----------------------------------------+--------------+------+-----+------------------+-------------+-------+------------+---------+---------------+---------------+------------+---------+---------+
; tt:inst1|altpll:altpll_component|_clk0 ; clock0 ; 3 ; 1 ; 60.0 MHz ; 0 (0 ps) ; 0 ps ; 50/50 ; G1 ; -- ; 10 ; 5/5 Even ; 1 ; 0 ;
+----------------------------------------+--------------+------+-----+------------------+-------------+-------+------------+---------+---------------+---------------+------------+---------+---------+
+------------------------------------------------------------------+
; Output Pin Default Load For Reported TCO ;
+---------------------+-------+------------------------------------+
; I/O Standard ; Load ; Termination Resistance ;
+---------------------+-------+------------------------------------+
; LVTTL ; 10 pF ; Not Available ;
; LVCMOS ; 10 pF ; Not Available ;
; 2.5 V ; 10 pF ; Not Available ;
; 1.8 V ; 10 pF ; Not Available ;
; 1.5 V ; 10 pF ; Not Available ;
; SSTL-3 Class I ; 30 pF ; 50 Ohm (Parallel), 25 Ohm (Serial) ;
; SSTL-3 Class II ; 30 pF ; 25 Ohm (Parallel), 25 Ohm (Serial) ;
; SSTL-2 Class I ; 30 pF ; 50 Ohm (Parallel), 25 Ohm (Serial) ;
; SSTL-2 Class II ; 30 pF ; 25 Ohm (Parallel), 25 Ohm (Serial) ;
; Differential SSTL-2 ; 10 pF ; (See SSTL-2) ;
; LVDS ; 4 pF ; 100 Ohm (Differential) ;
; RSDS ; 10 pF ; 100 Ohm (Differential) ;
+---------------------+-------+------------------------------------+
Note: User assignments will override these defaults. The user specified values are listed in the Output Pins and Bidir Pins tables.
+-------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+
; Fitter Resource Utilization by Entity ;
+---------------------------------------------------------------------+-------------+--------------+-------------+------+------+--------------+--------------+-------------------+------------------+-----------------+------------+--------------------------------------------------------------------------------------------------------------------------------------------------------------------+
; Compilation Hierarchy Node ; Logic Cells ; LC Registers ; Memory Bits ; M4Ks ; Pins ; Virtual Pins ; LUT-Only LCs ; Register-Only LCs ; LUT/Register LCs ; Carry Chain LCs ; Packed LCs ; Full Hierarchy Name ;
+---------------------------------------------------------------------+-------------+--------------+-------------+------+------+--------------+--------------+-------------------+------------------+-----------------+------------+--------------------------------------------------------------------------------------------------------------------------------------------------------------------+
; |DDS_ALL ; 263 (1) ; 160 ; 20480 ; 6 ; 30 ; 0 ; 103 (1) ; 25 (0) ; 135 (0) ; 43 (0) ; 3 (0) ; |DDS_ALL ;
; |SIN_ROM:inst5| ; 68 (0) ; 39 ; 10240 ; 3 ; 0 ; 0 ; 29 (0) ; 3 (0) ; 36 (0) ; 19 (0) ; 0 (0) ; |DDS_ALL|SIN_ROM:inst5 ;
; |altsyncram:altsyncram_component| ; 68 (0) ; 39 ; 10240 ; 3 ; 0 ; 0 ; 29 (0) ; 3 (0) ; 36 (0) ; 19 (0) ; 0 (0) ; |DDS_ALL|SIN_ROM:inst5|altsyncram:altsyncram_component ;
; |altsyncram_sq71:auto_generated| ; 68 (0) ; 39 ; 10240 ; 3 ; 0 ; 0 ; 29 (0) ; 3 (0) ; 36 (0) ; 19 (0) ; 0 (0) ; |DDS_ALL|SIN_ROM:inst5|altsyncram:altsyncram_component|altsyncram_sq71:auto_generated ;
; |altsyncram_kol2:altsyncram1| ; 0 (0) ; 0 ; 10240 ; 3 ; 0 ; 0 ; 0 (0) ; 0 (0) ; 0 (0) ; 0 (0) ; 0 (0) ; |DDS_ALL|SIN_ROM:inst5|altsyncram:altsyncram_component|altsyncram_sq71:auto_generated|altsyncram_kol2:altsyncram1 ;
; |sld_mod_ram_rom:mgl_prim2| ; 68 (42) ; 39 ; 0 ; 0 ; 0 ; 0 ; 29 (12) ; 3 (3) ; 36 (27) ; 19 (14) ; 0 (0) ; |DDS_ALL|SIN_ROM:inst5|altsyncram:altsyncram_component|altsyncram_sq71:auto_generated|sld_mod_ram_rom:mgl_prim2 ;
; |sld_rom_sr:\ram_rom_logic_gen:name_gen:info_rom_sr| ; 26 (26) ; 9 ; 0 ; 0 ; 0 ; 0 ; 17 (17) ; 0 (0) ; 9 (9) ; 5 (5) ; 0 (0) ; |DDS_ALL|SIN_ROM:inst5|altsyncram:altsyncram_component|altsyncram_sq71:auto_generated|sld_mod_ram_rom:mgl_prim2|sld_rom_sr:\ram_rom_logic_gen:name_gen:info_rom_sr ;
; |SIN_ROM:inst6| ; 66 (0) ; 39 ; 10240 ; 3 ; 0 ; 0 ; 27 (0) ; 4 (0) ; 35 (0) ; 19 (0) ; 0 (0) ; |DDS_ALL|SIN_ROM:inst6 ;
; |altsyncram:altsyncram_component| ; 66 (0) ; 39 ; 10240 ; 3 ; 0 ; 0 ; 27 (0) ; 4 (0) ; 35 (0) ; 19 (0) ; 0 (0) ; |DDS_ALL|SIN_ROM:inst6|altsyncram:altsyncram_component ;
; |altsyncram_sq71:auto_generated| ; 66 (0) ; 39 ; 10240 ; 3 ; 0 ; 0 ; 27 (0) ; 4 (0) ; 35 (0) ; 19 (0) ; 0 (0) ; |DDS_ALL|SIN_ROM:inst6|altsyncram:altsyncram_component|altsyncram_sq71:auto_generated ;
; |altsyncram_kol2:altsyncram1| ; 0 (0) ; 0 ; 10240 ; 3 ; 0 ; 0 ; 0 (0) ; 0 (0) ; 0 (0) ; 0 (0) ; 0 (0) ; |DDS_ALL|SIN_ROM:inst6|altsyncram:altsyncram_component|altsyncram_sq71:auto_generated|altsyncram_kol2:altsyncram1 ;
; |sld_mod_ram_rom:mgl_prim2| ; 66 (41) ; 39 ; 0 ; 0 ; 0 ; 0 ; 27 (11) ; 4 (4) ; 35 (26) ; 19 (14) ; 0 (0) ; |DDS_ALL|SIN_ROM:inst6|altsyncram:altsyncram_component|altsyncram_sq71:auto_generated|sld_mod_ram_rom:mgl_prim2 ;
; |sld_rom_sr:\ram_rom_logic_gen:name_gen:info_rom_sr| ; 25 (25) ; 9 ; 0 ; 0 ; 0 ; 0 ; 16 (16) ; 0 (0) ; 9 (9) ; 5 (5) ; 0 (0) ; |DDS_ALL|SIN_ROM:inst6|altsyncram:altsyncram_component|altsyncram_sq71:auto_generated|sld_mod_ram_rom:mgl_prim2|sld_rom_sr:\ram_rom_logic_gen:name_gen:info_rom_sr ;
; |sld_hub:sld_hub_inst| ; 128 (31) ; 82 ; 0 ; 0 ; 0 ; 0 ; 46 (24) ; 18 (0) ; 64 (7) ; 5 (0) ; 3 (2) ; |DDS_ALL|sld_hub:sld_hub_inst ;
; |lpm_decode:instruction_decoder| ; 5 (0) ; 5 ; 0 ; 0 ; 0 ; 0 ; 0 (0) ; 0 (0) ; 5 (0) ; 0 (0) ; 0 (0) ; |DDS_ALL|sld_hub:sld_hub_inst|lpm_decode:instruction_decoder ;
; |decode_ogi:auto_generated| ; 5 (5) ; 5 ; 0 ; 0 ; 0 ; 0 ; 0 (0) ; 0 (0) ; 5 (5) ; 0 (0) ; 0 (0) ; |DDS_ALL|sld_hub:sld_hub_inst|lpm_decode:instruction_decoder|decode_ogi:auto_generated ;
; |lpm_shiftreg:jtag_ir_register| ; 10 (10) ; 10 ; 0 ; 0 ; 0 ; 0 ; 0 (0) ; 8 (8) ; 2 (2) ; 0 (0) ; 0 (0) ; |DDS_ALL|sld_hub:sld_hub_inst|lpm_shiftreg:jtag_ir_register ;
; |sld_dffex:BROADCAST| ; 2 (2) ; 1 ; 0 ; 0 ; 0 ; 0 ; 1 (1) ; 0 (0) ; 1 (1) ; 0 (0) ; 0 (0) ; |DDS_ALL|sld_hub:sld_hub_inst|sld_dffex:BROADCAST ;
; |sld_dffex:IRF_ENA_0| ; 1 (1) ; 1 ; 0 ; 0 ; 0 ; 0 ; 0 (0) ; 0 (0) ; 1 (1) ; 0 (0) ; 0 (0) ; |DDS_ALL|sld_hub:sld_hub_inst|sld_dffex:IRF_ENA_0 ;
; |sld_dffex:IRF_ENA| ; 2 (2) ; 2 ; 0 ; 0 ; 0 ; 0 ; 0 (0) ; 0 (0) ; 2 (2) ; 0 (0) ; 0 (0) ; |DDS_ALL|sld_hub:sld_hub_inst|sld_dffex:IRF_ENA ;
; |sld_dffex:IRSR| ; 10 (10) ; 7 ; 0 ; 0 ; 0 ; 0 ; 3 (3) ; 0 (0) ; 7 (7) ; 0 (0) ; 1 (1) ; |DDS_ALL|sld_hub:sld_hub_inst|sld_dffex:IRSR ;
; |sld_dffex:RESET| ; 2 (2) ; 1 ; 0 ; 0 ; 0 ; 0 ; 1 (1) ; 0 (0) ; 1 (1) ; 0 (0) ; 0 (0) ; |DDS_ALL|sld_hub:sld_hub_inst|sld_dffex:RESET ;
; |sld_dffex:\GEN_IRF:1:IRF| ; 6 (6) ; 5 ; 0 ; 0 ; 0 ; 0 ; 1 (1) ; 0 (0) ; 5 (5) ; 0 (0) ; 0 (0) ; |DDS_ALL|sld_hub:sld_hub_inst|sld_dffex:\GEN_IRF:1:IRF ;
; |sld_dffex:\GEN_IRF:2:IRF| ⌨️ 快捷键说明
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