tie_unused_sigs.vhd

VHDL的例子

LIBRARY IEEE;
LIBRARY UNISIM;
USE UNISIM.VCOMPONENTS.ALL;
USE IEEE.STD_LOGIC_1164.ALL;
ENTITY TIE_UNUSED_SIGS IS
	PORT(
	     lbo_n	: OUT STD_LOGIC; --突发模式(0=Linear, 1=Interleaved)
	     cke_n	: OUT STD_LOGIC; --同步时钟使能
	     ld_n	: OUT STD_LOGIC; 
	     bwa_n	: OUT STD_LOGIC; --同步Byte写使能A
	     bwb_n	: OUT STD_LOGIC; --同步Byte写使能 B
	     bwc_n	: OUT STD_LOGIC; --同步Byte写使能 C
	     bwd_n	: OUT STD_LOGIC;-- 同步Byte写使能 D
	     oe_n	: OUT STD_LOGIC;--输出使能
	     ce_n	: OUT STD_LOGIC;--同步芯片使能
	     ce2		: OUT STD_LOGIC;-- 同步芯片使能
	     ce2_n	: OUT STD_LOGIC;-- 同步芯片使能
	     zz		: OUT STD_LOGIC);--Snooze 模式
END TIE_UNUSED_SIGS;

ARCHITECTURE RTL OF TIE_UNUSED_SIGS Is
SIGNAL lbo_n_w	: STD_LOGIC;
SIGNAL cke_n_w	: STD_LOGIC;
SIGNAL ld_n_w	: STD_LOGIC;
SIGNAL bwa_n_w	: STD_LOGIC;
SIGNAL bwb_n_w : STD_LOGIC;
SIGNAL bwc_n_w : STD_LOGIC;
SIGNAL bwd_n_w		: STD_LOGIC;
SIGNAL oe_n_w		: STD_LOGIC;
SIGNAL ce_n_w		: STD_LOGIC;
SIGNAL gnal ce2_w	: STD_LOGIC;
SIGNAL ce2_n_w		: STD_LOGIC;
SIGNAL zz_w			: STD_LOGIC;

COMPONENT OBUF
	PORT(I : IN STD_LOGIC; O : OUT STD_LOGIC);
END COMPONENT;

BEGIN

lbo_n_w	<= '0';
cke_n_w	<= '0';
ld_n_w	<= '0';
bwa_n_w	<= '0';
bwb_n_w	<= '0';
bwc_n_w	<= '0';
bwd_n_w	<= '0';
oe_n_w	<= '0';
ce_n_w	<= '0';
ce2_w	<= '1';
ce2_n_w	<= '0';
zz_w	<= '0';

I_obuf_lbo_n	: OBUF PORT MAP(I=>lbo_n_w, O=>lbo_n);
I_obuf_cke_n	: OBUF PORT MAP (I=>cke_n_w, O=>cke_n);
I_obuf_ld_n	: OBUF PORT MAP (I=>ld_n_w, O=>ld_n);
I_obuf_bwa_n	: OBUF PORT MAP (I=>bwa_n_w, O=>bwa_n);
I_obuf_bwb_n	: OBUF PORT MAP (I=>bwb_n_w, O=>bwb_n);
I_obuf_bwc_n	: OBUF PORT MAP (I=>bwc_n_w, O=>bwc_n);
I_obuf_bwd_n	: OBUF PORT MAP (I=>bwd_n_w, O=>bwd_n);
I_obuf_oe_n	: OBUF PORT MAP (I=>oe_n_w, O=>oe_n);
I_obuf_ce_n	: OBUF PORT MAP (I=>ce_n_w, O=>ce_n);
I_obuf_ce2	: OBUF PORT MAP (I=>ce2_w, O=>ce2);
I_obuf_ce2_n	: OBUF PORT MAP (I=>ce2_n_w, O=>ce2_n);
I_obuf_zz	: OBUF PORT MAP(I=>zz_w, O=>zz);
END RTL;