time_dif.v
来自「给大家一些关于VERILOG方面的学习以及练习的资料 主要是代码 希望大家喜欢」· Verilog 代码 · 共 14 行
V
14 行
`timescale 10ns/1ns
module time_dif;
reg ts;
parameter delay=2.6;
initial
begin
#delay ts=1;
#delay ts=0;
#delay ts=1;
#delay ts=0;
end
initial $monitor($time,,,"ts=%b",ts);
endmodule
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