loop1.v
来自「给大家一些关于VERILOG方面的学习以及练习的资料 主要是代码 希望大家喜欢」· Verilog 代码 · 共 9 行
V
9 行
module loop1;
integer i;
initial
for(i=0;i<4;i=i+1)
begin
$display("i=%h",i);
end
endmodule
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