voter7.v

来自「给大家一些关于VERILOG方面的学习以及练习的资料 主要是代码 希望大家喜欢」· Verilog 代码 · 共 17 行

module voter7(pass,vote);
output pass;
input[6:0] vote;
reg[2:0] sum;
integer i;
reg pass;

always @(vote)
begin
sum=0;
for(i=0;i<=6;i=i+1)
if(vote[i]) 	sum=sum+1;
if(sum[2]) 	pass=1;
else  		pass=0;
end
endmodule