gate1.v

来自「给大家一些关于VERILOG方面的学习以及练习的资料 主要是代码 希望大家喜欢」· Verilog 代码 · 共 8 行

module gate1(F,A,B,C,D);
input A,B,C,D;
output F;
nand(F1,A,B);
and(F2,B,C,D);
or(F,F1,F2);
endmodule