gate2.v

来自「给大家一些关于VERILOG方面的学习以及练习的资料 主要是代码 希望大家喜欢」· Verilog 代码 · 共 6 行

module gate2(F,A,B,C,D);
input A,B,C,D;
output F;
assign F=(A&B)|(B&C&D);
endmodule