latch_1.v

来自「给大家一些关于VERILOG方面的学习以及练习的资料 主要是代码 希望大家喜欢」· Verilog 代码 · 共 6 行

module latch_1(q,d,clk);
output q;
input d,clk;
assign q = clk ? d : q;
endmodule