clka_to_b.v

来自「在FPGA上实现序列机 用的是Altera公司的DE1板子」· Verilog 代码 · 共 18 行

module clkA_to_B(clkA,rst,clkB);
input clkA,rst;
output reg clkB;
reg [23:0] Q;
always @(posedge clkA or negedge rst) 
begin	   
	if (!rst)
	begin			
		Q <= 0; //同步清0，低电平有效
	end
	else if(Q==24'b1100_1000_0000_0000_0000_0000)//分频
	begin
		Q <= 0;
		clkB <= ~clkB;
	end
	else Q <= Q + 1'b1; //计数		
end
endmodule