xulieji.v.bak

在FPGA上实现序列机 用的是Altera公司的DE1板子

module xulieji(clk,rst,z_led,hex0,hex1);
input clk,rst;
output z_led;
output [6:0] hex0,hex1;
reg [24:0] data;
initial data=25'b0_1101_1010_0110_1101_0101_1011;

wire x=data[0];
always @(posedge clk or negedge rst)
begin
    if(!rst) data<=data;//这样为了可以发现序列检测机检测的结果是不是正确的
	else data<={data[23:0],data[24]};
end
wire clkB;
clkA_to_B clkA_B(clk,rst,clkB);

wire z;
seqdet seqdet0(x,z,clkB,rst); 

hex hex01(clkB,rst,z,hex0,hex1,z_led);
endmodule