decode4_7.v

来自「在FPGA上实现序列机 用的是Altera公司的DE1板子」· Verilog 代码 · 共 27 行

module decode4_7(decodeout,indec);//十六进制0~F显示
output[6:0] decodeout;
input[3:0] indec;
reg[6:0] decodeout;
always @(indec)
begin
case(indec) //用case 语句进行译码
4'd0:decodeout=7'b1000000;//显示0
4'd1:decodeout=7'b1111001;//显示1
4'd2:decodeout=7'b0100100;//显示2
4'd3:decodeout=7'b0110000;//显示3
4'd4:decodeout=7'b0011001;//显示4
4'd5:decodeout=7'b0010010;//显示5
4'd6:decodeout=7'b0000010;//显示6
4'd7:decodeout=7'b1111000;//显示7
4'd8:decodeout=7'b0000000;//显示8
4'd9:decodeout=7'b0011000;//显示9
4'd10:decodeout=7'b0001000;//显示A
4'd11:decodeout=7'b0000011;//显示b
4'd12:decodeout=7'b1000110;//显示C
4'd13:decodeout=7'b0100001;//显示d
4'd14:decodeout=7'b0000110;//显示E
4'd15:decodeout=7'b0001110;//显示F
default: decodeout=7'b1111111;//无显示
endcase
end
endmodule