clka_to_b.v.bak

来自「在FPGA上实现序列机 用的是Altera公司的DE1板子」· BAK 代码 · 共 28 行

module clkA_to_B(clkA,rst,clkB,bit0,bit1);
input clkA,rst;
output reg clkB;
output reg [3:0] bit0,bit1;
reg [23:0] Q;
always @(posedge clkA or negedge rst) 
begin	   
	if (!rst)
	begin			
		Q <= 0; //同步清0，低电平有效
		bit0<=bit0;
		bit1<=bit1;
	end
	else if(Q==24'b1100_1000_0000_0000_0000_0000)//分频
	begin
		Q <= 0;
		clkB <= ~clkB;
		if(bit0==9)
		begin
			bit0<=0;
			if(bit1==9) bit1<=0;	     
			else bit1<=bit1+1;
		end
		else bit0<=bit0+1;	   
	end
	else Q <= Q + 1'b1; //计数		
end
endmodule