reset_gen.v

来自「cyclone II 208c8编写的 图像采集 显示程序。」· Verilog 代码 · 共 49 行

//模块名称:reset_gen
//模块功能：
//外部引脚信号
//内部信号
//版本号　1.0
//日期
//作者
//更改说明
module reset_gen(
//===============输出引脚定义================================
rst_out,
//=================输出内部信号定义==============================
	
//===============输入引脚定义================================

//=================输入内部信号定义==============================
clk,
rst_in

);
//===============输出定义================================
output	rst_out;
//===============输入定义================================
input	clk;
input	rst_in;

//===============wire定义================================
wire	rst_out = rst_cnt[17];

//===============reg定义================================
reg	[17:0]	rst_cnt;
//===============模块调用================================
//==================assign部分=================================


//==================always部分=================================
//功能




always @ (posedge clk or negedge rst_in)
if(!rst_in)
	rst_cnt <= 1'b0;
else if(!rst_cnt[17])
	rst_cnt <= rst_cnt + 1'b1;

endmodule