readfifo1.v

来自「cyclone II 208c8编写的 图像采集 显示程序。」· Verilog 代码 · 共 69 行

//模块名称
//模块功能：
//外部引脚信号
//内部信号
//版本号　1.0
//日期
//作者
//更改说明
module readfifo1(
//===============输出引脚定义================================
fifo1re,fifo1oe,fifo1rrst,fifo1rclk,
//=================输出内部信号定义==============================
upperframe_readed,//用作与写模块同步
//===============输入引脚定义================================
dspre,dspoe,
//=================输入内部信号定义==============================
fifo1rdport,fifo1rdrstport

);
//===============输出定义================================
output fifo1re,fifo1oe,fifo1rrst,fifo1rclk,upperframe_readed;
//===============输入定义================================
input dspre,dspoe,fifo1rdport,fifo1rdrstport;
//===============wire定义================================
//===============reg定义================================
reg[18:0] fifo1re_cnt;
reg upperframe_readed;
//=====================参数定义===================================
parameter 
	FRAME_SIZE=120000-1;
//===============模块调用================================
//==================assign部分=================================
assign fifo1re = fifo1rdport & fifo1rdrstport;
assign fifo1oe = fifo1rdport |(dspoe) ;
assign fifo1rrst = fifo1rdrstport;
assign fifo1rclk = dspre;


//assign fifo1re = (~fifo1rdport & dspre & ~fifo1re) ^ (~fifo1rdport)|(~fifo1rdrstport);
//assign fifo1oe = fifo1rdport |(dspoe) ;
//assign fifo1rrst = fifo1rdrstport;
//assign fifo1rclk = ((~ fifo1rdport) & dspre) | (~dspre & (~fifo1rdrstport));

//==================always部分=================================
//功能
always @(negedge dspre)
begin
	if(!fifo1rdrstport)
	begin
		fifo1re_cnt	<= 1'b0;
		upperframe_readed<= 1'b0;
	end
	else
	begin
		if(!fifo1rdport)
		begin
			if(fifo1re_cnt==FRAME_SIZE)
			begin
				fifo1re_cnt<= 0;
				upperframe_readed <= ~ upperframe_readed;
			end
			else
			begin
				fifo1re_cnt <= fifo1re_cnt + 1'b1;
			end
		end
	end
end
endmodule