clk_syn.v

来自「cyclone II 208c8编写的 图像采集 显示程序。」· Verilog 代码 · 共 106 行

//模块名称
//模块功能：
//外部引脚信号
//内部信号
//版本号　1.0
//日期
//作者
//更改说明
module clk_syn(
//===============输出引脚定义================================

//=================输出内部信号定义==============================
pclk_syn,pclk_syn1,hsyn_syn,href_syn,fodd_syn,vsyn_syn,
//===============输入引脚定义================================
pclk,hsyn,href,fodd,vsyn,
//=================输入内部信号定义==============================
fpgaclkx2

);

//==========================输入定义================================
input pclk,hsyn,href,vsyn,fodd,fpgaclkx2;
//==========================输出定义================================
output pclk_syn,pclk_syn1,hsyn_syn,href_syn,vsyn_syn,fodd_syn;
//======================输入输出定义================================
//===============wire定义================================

//===============reg定义================================
reg pclk_syn,pclk_syn1,hsyn_syn,href_syn,vsyn_syn,fodd_syn;
//===============模块调用================================
//==================assign部分=================================

//==================always部分=================================
//功能


always@(posedge fpgaclkx2)
begin
	if(pclk)
	begin
		pclk_syn<=1'b1;
		pclk_syn1<=1'b1;
	end
	else
	begin
		pclk_syn <= 1'b0;
		pclk_syn1<= 1'b0;
	end
end
always@(posedge fpgaclkx2)
begin
	if(hsyn)
	begin
		hsyn_syn <= 1'b1;
	end
	else
	begin
		hsyn_syn <=1'b0;
	end

end
always@(posedge fpgaclkx2)
begin
	if(href)
	begin
		href_syn<= 1'b1;
	end
	else
	begin
		href_syn<=1'b0;
	end

end

always@(posedge fpgaclkx2)
begin
	if(vsyn)
	begin
		vsyn_syn<=1'b1;
	end
	else
	begin
		vsyn_syn<=1'b0;
	end

end

always@(posedge fpgaclkx2)
begin
	if(fodd)
	begin
		fodd_syn<=1'b1;
	end
	else
	begin
		fodd_syn <= 1'b0;
	end
end







endmodule